電源完整性在現(xiàn)今的電子產(chǎn)品中相當(dāng)重要。有幾個(gè)有關(guān)電源完整性的層面：芯片層面、芯片封裝層面、電路板層面及系統(tǒng)層面。在電路板層面的電源完整性要達(dá)到以下三個(gè)需求：

1、使芯片引腳的電壓噪聲+電壓紋波比規(guī)格要求要小一些（例如芯片電源管腳的輸入電壓要求1V之間的誤差小于+/-50 mV）

2、控制接地反彈（地彈）（同步切換噪聲SSN、同步切換輸出SSO）

3、降低電磁干擾（EMI）并且維持電磁兼容性（EMC）：電源分布網(wǎng)絡(luò)（PDN）是電路板上最大型的導(dǎo)體，因此也是最容易發(fā)射及接收噪聲的天線。

“地彈”，是指芯片內(nèi)部“地”電平相對(duì)于電路板“地”電平的變化現(xiàn)象。以電路板“地”為參考，就像是芯片內(nèi)部的“地”電平不斷的跳動(dòng)，因此形象的稱之為地彈（ground bounce）。

當(dāng)器件輸出端由一個(gè)狀態(tài)跳變到另一個(gè)狀態(tài)時(shí)，地彈現(xiàn)象會(huì)導(dǎo)致器件邏輯輸入端產(chǎn)生毛刺。對(duì)于任何形式封裝的芯片，其引腳必會(huì)存在電感電容等寄生參數(shù)，而地彈主要是由于GND引腳上的阻抗引起的。集成電路的規(guī)模越來(lái)越大，開(kāi)關(guān)速度不斷提高，地彈噪聲如果控制不好就會(huì)影響電路的功能，因此有必要深入理解地彈的概念并研究它的規(guī)律。

我們可以用下圖來(lái)直觀地解釋一下。圖中開(kāi)關(guān)Q的不同位置代表了輸出的“0”“1”兩種狀態(tài)。假定由于電路狀態(tài)轉(zhuǎn)換，開(kāi)關(guān)Q接通RL低電平，負(fù)載電容對(duì)地放電，隨著負(fù)載電容電壓下降，它積累的電荷流向地，在接地回路上形成一個(gè)大的電流浪涌。隨著放電電流建立然后衰減，這一電流變化作用于接地引腳的電感LG，這樣在芯片外的電路板“地”與芯片內(nèi)的地之間，會(huì)形成一定的電壓差，如圖中VG。這種由于輸出轉(zhuǎn)換引起的芯片內(nèi)部參考地電位漂移就是地彈。

芯片A的輸出變化，產(chǎn)生地彈。這對(duì)芯片A的輸入邏輯是有影響的。接收邏輯把輸入電壓和芯片內(nèi)部的地電壓差分比較確定輸入，因此從接收邏輯來(lái)看就像輸入信號(hào)本身疊加了一個(gè)與地彈噪聲相同的噪聲。

電路板設(shè)計(jì)中，都有電源分配網(wǎng)絡(luò)系統(tǒng)。電源分配網(wǎng)絡(luò)系統(tǒng)的作用就是給系統(tǒng)內(nèi)所有器件或芯片提供足夠的電源，并滿足系統(tǒng)對(duì)電源穩(wěn)定性的要求。

我們看到電源、GND網(wǎng)絡(luò)，其實(shí)分布著阻抗。

電源噪聲余量計(jì)算：

1、芯片的datasheet會(huì)給一個(gè)規(guī)范值，通常是5%；要考慮到穩(wěn)壓芯片直流輸出誤差，一般是+/_2.5%，因此電源噪聲峰值幅度不超過(guò)+/_2.5%。

2、如芯片的工作電壓范圍是3.13~3.47，穩(wěn)壓芯片標(biāo)出輸出電壓是3.3V，安裝在電路板后的輸出電壓是3.36V。容許的電壓的變化范圍是3.47-3.36=110mv。穩(wěn)壓芯片輸出精度是+/_1%，及3.36* +/_1%=+/_33.6mv。電源噪聲余量為110-33.6=76.4mv。

計(jì)算電源噪聲要注意五點(diǎn)

（1）穩(wěn)壓芯片的輸出的精確值是多少。

（2）工作環(huán)境的是否是穩(wěn)壓芯片所推薦的環(huán)境。

（3）負(fù)載情況是怎么樣，這對(duì)穩(wěn)壓芯片輸出也有影響。

（4）電源噪聲最終會(huì)影響到信號(hào)質(zhì)量。而信號(hào)上的噪聲來(lái)源不僅僅是電源噪聲，反射竄擾等信號(hào)完整性問(wèn)題也會(huì)在信號(hào)上疊加，因此不能把所有噪聲余量留給電源系統(tǒng)。

（5）不同的電壓等級(jí)對(duì)電源噪聲要求也不樣，電壓越小噪聲余量越小。模擬電路對(duì)電源要求更高。

電源噪聲來(lái)源

（1）穩(wěn)壓芯片輸出的電壓不是恒定的，會(huì)有一定的紋波。

（2）穩(wěn)壓電源無(wú)法實(shí)時(shí)響應(yīng)負(fù)載對(duì)于電流需求的快速變化。穩(wěn)壓電源響應(yīng)的頻率一般在200Khz以內(nèi)，能做正確的響應(yīng)，超過(guò)了這個(gè)頻率則在電源的輸出短引腳處出現(xiàn)電壓跌落。

（3）負(fù)載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗產(chǎn)生的壓降。

（4）外部的干擾。

有源器件在開(kāi)關(guān)時(shí)產(chǎn)生的高頻開(kāi)關(guān)噪聲將沿著電源線傳播。

去耦電容的主要功能就是提供一個(gè)局部的直流電源給有源器件，以減少開(kāi)關(guān)噪聲在板上的傳播，和將噪聲引導(dǎo)到地。

電容去耦是解決電源噪聲的主要方法。這種方法對(duì)提高瞬態(tài)電流的響應(yīng)速度，降低電源分配系統(tǒng)的阻抗都非常有效。

一種解釋是儲(chǔ)能，當(dāng)負(fù)載發(fā)生瞬態(tài)電流變化時(shí)，電源不能及時(shí)滿足負(fù)載的瞬態(tài)電流的要求，可根據(jù)公式I=Cdv/dt，此時(shí)電容二端存在電壓的變化，電容開(kāi)始放電，及時(shí)提供負(fù)載電流。

一種解釋是阻抗，如圖43.3所示，把負(fù)載芯片拿掉，從AB二點(diǎn)向左看去，穩(wěn)壓電源及電容可以看成一個(gè)復(fù)合電源系統(tǒng)，無(wú)論AB二點(diǎn)負(fù)載電流如何變化，根據(jù)公式△V=Z *△I，都保證AB二點(diǎn)電壓穩(wěn)定及AB二點(diǎn)電；壓變化很小。

1）從儲(chǔ)能的角度來(lái)說(shuō)明電容退耦原理

在制作電路板時(shí)，通常會(huì)在負(fù)載芯片周圍放置很多電容，這些電容就起到電源退耦作用。

只要電容量C足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負(fù)載瞬態(tài)電流的要求。這樣就保證了負(fù)載芯片電壓的變化在容許的范圍內(nèi)。這里，相當(dāng)于電容預(yù)先存儲(chǔ)了一部分電能，在負(fù)載需要時(shí)釋放出來(lái)，即電容是儲(chǔ)能元件。儲(chǔ)能電容的存在使負(fù)載消耗的能量得到快速補(bǔ)充，因此保證了負(fù)載兩端電壓不至于有太大變化，此時(shí)電容擔(dān)負(fù)的是局部電源的角色。

從儲(chǔ)能角度理解電容容易造成一種錯(cuò)覺(jué)，認(rèn)為電容越大越好。而且容易誤導(dǎo)大家認(rèn)為儲(chǔ)能作用發(fā)生在低頻段，不容易向高頻擴(kuò)展。實(shí)際上，從儲(chǔ)能角度理解，可以解釋任何電容的功能。

假設(shè)在低頻段，如幾十千赫茲，由于低頻信號(hào)在電感上產(chǎn)生的感抗可以忽略，所以在低頻段電容的ESL可以近似等于0。當(dāng)負(fù)載瞬間（幾十千赫茲）需要大電流時(shí)，電容可以通過(guò)ESR向負(fù)載供電，供電的實(shí)時(shí)性很高，eSR只是消耗了一部分電量，但不影響供電的實(shí)時(shí)性。由于頻率比較低，所以放電時(shí)間也比較長(zhǎng)（頻率的倒數(shù)），所以需要電容的容量較大一些，可以長(zhǎng)時(shí)間放電。所以，低頻段儲(chǔ)能好理解。

同樣大的電容，假設(shè)負(fù)載突變的頻率較高（幾十兆赫茲或更高），那么當(dāng)負(fù)載順么變化時(shí)（幾十兆赫茲或更高），ESL上形成的感抗不容忽視，這個(gè)感抗會(huì)產(chǎn)生一個(gè)反向電動(dòng)勢(shì)去阻止電容向負(fù)載供電，所以負(fù)載上實(shí)際獲得的電流的瞬態(tài)性能比較差，即，電容的電流無(wú)法供應(yīng)瞬間的電流突變，盡管電容容量很大，但由于ESL較大，此時(shí)的大容量?jī)?chǔ)能發(fā)揮不了作用。實(shí)際上，頻率較高，電容給負(fù)載供電的時(shí)間縮短（頻率的倒數(shù)），也不需要電容有那么大的儲(chǔ)能。對(duì)于高頻，關(guān)鍵的因素是ESL，要降低電容的ESL，選擇小封裝的小電容，ESL顯著降低，這就是為什么我們高頻選擇小電容的原因，另外走線長(zhǎng)度引入的電感也會(huì)折算到ESL參數(shù)里，所以小電容一定要靠近芯片管腳。

從儲(chǔ)能的這個(gè)角度理解甚至可以擴(kuò)展到pF級(jí)電容。理論上假設(shè)不存在ESR，ESL及傳輸阻抗為0，則一顆大電容完全勝任所有頻率。但這種假設(shè)并不存在。所以，電路中需要大小電容合理搭配去應(yīng)對(duì)不同頻率下的負(fù)載的能力供給。而且電容越靠近負(fù)載，傳輸線的等效電感，電阻的影響就越小。

2）從阻抗的角度來(lái)說(shuō)明電容退耦原理

如圖所示，從負(fù)載電路往電源策看過(guò)去，穩(wěn)壓電源及電容退耦系統(tǒng)一起，可以看成一個(gè)復(fù)合的電源系統(tǒng)。這個(gè)電源系統(tǒng)的特點(diǎn)是：由于電容的存在，不論負(fù)載瞬態(tài)電流如何變化，都能保證AB兩點(diǎn)間的電壓保持穩(wěn)定，即AB兩點(diǎn)間電壓變化很小。

假設(shè)供電源是一個(gè)理想的電壓源，即Z=0，且假設(shè)傳輸途徑的阻抗也為0，那么負(fù)載不論怎么變化，變化速度有多快，電壓源都能夠反應(yīng)過(guò)來(lái)，并且確保A，B兩點(diǎn)電壓始終恒定。但實(shí)際上電源內(nèi)阻并不為零，而且傳輸線也不是理想的，而且這些影響因素是個(gè)復(fù)數(shù)，與頻率相關(guān)，所以就出現(xiàn)了電源的PDN阻抗。

我們的最終設(shè)計(jì)目標(biāo)是，不論負(fù)載瞬態(tài)電流如何變化，都要保持負(fù)載兩端電壓變化范圍很小，這個(gè)要求等效于電源系統(tǒng)的阻抗Z要足夠低。我們是通過(guò)去耦電容來(lái)達(dá)到這一要求的，因此從等效的角度出發(fā)，可以說(shuō)去耦電容降低了電源系統(tǒng)的阻抗。另一方面，從電路原理的角度來(lái)說(shuō)，可得到同樣結(jié)論。電容對(duì)于交流信號(hào)呈現(xiàn)低阻抗特性，因此加入電容，實(shí)際上也確實(shí)降低了電源系統(tǒng)的交流阻抗。

從阻抗的角度理解電容退耦，可以給我們?cè)O(shè)計(jì)電源分配系統(tǒng)帶來(lái)極大的方便。實(shí)際上，電源分配系統(tǒng)設(shè)計(jì)的最根本的原則就是使阻抗最小。最有效的設(shè)計(jì)方法就是在這個(gè)原則指導(dǎo)下產(chǎn)生的。

去耦電容的容值計(jì)算
去耦的初衷是：不論IC對(duì)電流波動(dòng)的規(guī)定和要求如何都要使電壓限值維持在規(guī)定的允許誤差范圍之內(nèi)。使用表達(dá)式：
C⊿U=I⊿t

由此可計(jì)算出一個(gè)IC所要求的去耦電容的電容量C。

⊿U是實(shí)際電源總線電壓所允許的降低，單位為V。

I是以A（安培）為單位的最大要求電流；

⊿t是這個(gè)要求所維持的時(shí)間。

去耦電容容值計(jì)算方法：推薦使用遠(yuǎn)大于1/m乘以等效開(kāi)路電容的電容值。此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分?jǐn)?shù)，一般IC的數(shù)據(jù)手冊(cè)都會(huì)給出具體的參數(shù)值。

等效開(kāi)路電容定義為：
C=P/(fU^2) 式中：
P——IC所耗散的總瓦數(shù)；

U——IC的最大DC供電電壓；

f——IC的時(shí)鐘頻率。

電容的容值選擇一般取決于電容的諧振頻率。
不同封裝的電容有不同的諧振頻率，下表列出了不同容值不同封裝的電容的諧振頻率：

需要注意的是數(shù)字電路的去耦，低的ESR值比諧振頻率更為重要，因?yàn)榈偷腅SR值可以提供更低阻抗的到地通路，這樣當(dāng)超過(guò)諧振頻率 的電容呈現(xiàn)感性時(shí)仍能提供足夠的去耦能力。降低去耦電容ESL的方法 ：
去耦電容的ESL是由于內(nèi)部流動(dòng)的電流引起的，使用多個(gè)去耦電容并聯(lián)的方式可以降低電容的ESL影響，而且將兩個(gè)去耦電容以相反走向放置在一起，從而使它們的內(nèi)部電流引起的磁通量相互抵消，能進(jìn)一步降低ESL。（此方法適用于任何數(shù)目的去耦電容）

很多相同的電容值并聯(lián)有效的減小阻抗，63個(gè)0.0316uf小電容（每個(gè)電容ESL為1nh）并聯(lián)效果相當(dāng)?shù)扔谝粋€(gè)具有0.016nh的1.9894uf的電容。

單個(gè)電容與多個(gè)并聯(lián)電容阻抗特性圖

下圖中，左邊諧振點(diǎn)之前，二個(gè)電容呈電容性，右邊諧振點(diǎn)之后，二個(gè)電容呈電感性。在交叉點(diǎn)處，左邊曲線的電容呈電感性，右邊曲線呈電容性，此時(shí)相當(dāng)與LC并聯(lián)電路，對(duì)于并聯(lián)電路來(lái)說(shuō)，當(dāng)L與C的電抗相等時(shí)，發(fā)生并聯(lián)諧振，此諧振稱為反諧振。

不同電容并聯(lián)，其阻抗曲線底部要比單個(gè)電容要平坦的多（雖然存在一個(gè)反諧振點(diǎn)，有個(gè)阻抗尖峰），因而更能有效的在很寬的頻率范圍內(nèi)減小阻抗。

在反諧振點(diǎn)處，并聯(lián)電容的阻抗無(wú)限大，反諧振現(xiàn)象是使用并聯(lián)去耦不足之處。

因此在并聯(lián)電容去耦電路中，應(yīng)盡量減小反諧振點(diǎn)阻抗，合理選擇電容。

用一個(gè)電容組合的例子。這個(gè)組合使用的電容為：2個(gè)680uf鉭電容，7個(gè)2.2uf陶瓷電容（0805封裝），13個(gè)0.22uf陶瓷電容（0603封裝），26個(gè)0.022uf陶瓷電容（0402）。圖中上部平坦的曲線是680uf電容的阻抗曲線，其它三個(gè)容值的曲線為為圖中三個(gè)V字曲線，從左到右2.2uf →0.22uf → 0.022uf。總的阻抗曲線為底部粗包路線。

這個(gè)組合實(shí)現(xiàn)了在500K到150M范圍內(nèi)保持阻抗在33毫歐以下，到500M處，阻抗上升到110毫歐，從圖中看反諧振點(diǎn)控制的很低。

IC去耦電容的數(shù)目選擇在設(shè)計(jì)原理圖的時(shí)候，經(jīng)常遇到的問(wèn)題是為芯片的電源引腳設(shè)計(jì)去耦電容，上面已經(jīng)介紹了去耦電容的容值選擇，但是數(shù)目選擇怎么確定呢？理論上是每個(gè)電源引腳最好分配一個(gè)去耦電容，但是在實(shí)際情況中，卻經(jīng)?？吹饺ヱ铍娙莸臄?shù)目要少于電源引腳數(shù)目的情況。去耦電容數(shù)目選擇依據(jù)：在布局空間允許的情況下，最好做到一個(gè)電源引腳分配一個(gè)去耦電容，但是在空間不足的時(shí)候，可以適當(dāng)削減電容的數(shù)目，具體情況應(yīng)該根據(jù)芯片上電源引腳的具體分布決定，因?yàn)閺S家在設(shè)計(jì)IC的時(shí)候，經(jīng)常是幾個(gè)電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數(shù)目。

電容的安裝方法電容的擺放對(duì)于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍 遠(yuǎn)，最外層放置容值最大的。但是，所有對(duì)該芯片去耦的電容都盡量靠近芯片。另外的一個(gè)原因是：如果去耦電容離IC電源引腳較遠(yuǎn)，則布線阻抗將減小去耦電容的效力。

還有一點(diǎn)要注意，在放置時(shí)，最好均勻分布在芯片的四周，對(duì)每一個(gè)容值等級(jí)都要這樣。通常芯片在設(shè)計(jì)的時(shí)候就考慮到了電源和地引腳的排列位置，一般都 是均勻分布在芯片的四個(gè)邊上的。因此，電壓擾動(dòng)在芯片的四周都存在，去耦也必須對(duì)整個(gè)芯片所在區(qū)域均勻去耦。電容的安裝
在安裝電容時(shí)，要從焊盤拉出一小段引出線，然后通過(guò)過(guò)孔和電源平面連接，接地端也是同樣。放置過(guò)孔的基本原則就是讓這一環(huán)路面積最小，進(jìn)而使總的寄 生電感最小。

對(duì)于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍 遠(yuǎn)，最外層放置容值最大的。但是，所有對(duì)該芯片去耦的電容都盡量靠近芯片。另外的一個(gè)原因是：如果去耦電容離IC電源引腳較遠(yuǎn)，則布線阻抗將減小去耦電容 的效力。
還有一點(diǎn)要注意，在放置時(shí)，最好均勻分布在芯片的四周，對(duì)每一個(gè)容值等級(jí)都要這樣。通常芯片在設(shè)計(jì)的時(shí)候就考慮到了電源和地引腳的排列位置，一般都 是均勻分布在芯片的四個(gè)邊上的。因此，電壓擾動(dòng)在芯片的四周都存在，去耦也必須對(duì)整個(gè)芯片所在區(qū)域均勻去耦。電容的安裝
在安裝電容時(shí)，要從焊盤拉出一小段引出線，然后通過(guò)過(guò)孔和電源平面連接，接地端也是同樣。放置過(guò)孔的基本原則就是讓這一環(huán)路面積最小，進(jìn)而使總的寄 生電感最小。

電容的去耦半徑

第四種在焊盤兩側(cè)都打孔，和第三種方法相比，相當(dāng)于電容每一端都是通過(guò)過(guò)孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡量 用這種方法。
最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接可能會(huì)出現(xiàn)問(wèn)題，是否使用要看加工能力和方式。推薦使用第三種和第四種方法。
需要強(qiáng)調(diào)一點(diǎn)：有些工程師為了節(jié)省空間，有時(shí)讓多個(gè)電容使用公共過(guò)孔。任何情況下都不要這樣做。最好去想辦法優(yōu)化電容組合的設(shè)計(jì)，減少電容數(shù)量。由于印制線越寬，電感越小，從焊盤到過(guò)孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil 寬的引出線。

注意：小尺寸電容禁止在兩個(gè)焊盤間打孔，因?yàn)槿菀滓鸲?路。
?

對(duì)于大尺寸的電容，比如板級(jí)濾波所用的鉭電容，推薦用圖18中的安裝方法。注意：小尺寸電容禁止在兩個(gè)焊盤間打孔，因?yàn)槿菀滓鸲?路。

電容的去耦半徑
電容去耦的一個(gè)重要問(wèn)題是電容的去耦半徑。大多數(shù)資料中都會(huì)提到電容擺放要盡量靠近芯片，多數(shù)資料都是從減小回路電感的角度來(lái)談這個(gè)擺放距離問(wèn)題。確實(shí)，減小電感是一個(gè)重要原因，但是還有一個(gè)重要的原因大多數(shù)資料都沒(méi)有提及，那就是電容去耦半徑問(wèn)題。如果電容擺放離芯片過(guò)遠(yuǎn)，超出了它的去耦半徑，電 容將失去它的去耦的作用。
理解去耦半徑最好的辦法就是考察噪聲源和電容補(bǔ)償電流之間的相位關(guān)系。當(dāng)芯片對(duì)電流的需求發(fā)生變化時(shí)，會(huì)在電源平面的一個(gè)很小的局部區(qū)域內(nèi)產(chǎn)生電壓 擾動(dòng)，電容要補(bǔ)償這一電流（或電壓），就必須先感知到這個(gè)電壓擾動(dòng)。信號(hào)在介質(zhì)中傳播需要一定的時(shí)間，因此從發(fā)生局部電壓擾動(dòng)到電容感知到這一擾動(dòng)之間有 一個(gè)時(shí)間延遲。同樣，電容的補(bǔ)償電流到達(dá)擾動(dòng)區(qū)也需要一個(gè)延遲。因此必然造成噪聲源和電容補(bǔ)償電流之間的相位上的不一致。
特定的電容，對(duì)與它自諧振頻率相同的噪聲補(bǔ)償效果最好，我們以這個(gè)頻率來(lái)衡量這種相位關(guān)系。設(shè)自諧振頻率為f，對(duì)應(yīng)波長(zhǎng)為λ，補(bǔ)償電流表達(dá)式可寫 為：

其中，A是電流幅度，R為需要補(bǔ)償?shù)膮^(qū)域到電容的距離，C為信號(hào)傳播速度。當(dāng)擾動(dòng)區(qū)到電容的距離達(dá)到λ/4時(shí)，補(bǔ)償電流的相位為π，和噪聲源相位剛好差180度，即完全反相。此時(shí)補(bǔ)償電流不再起作用，去耦作用失效，補(bǔ)償?shù)?能量無(wú)法及時(shí)送達(dá)。為了能有效傳遞補(bǔ)償能量，應(yīng)使噪聲源和補(bǔ)償電流的相位差盡可能小，最好是同相位的。距離越近，相位差越小，補(bǔ)償能量傳遞越多，如果距 離為0，則補(bǔ)償能量百分之百傳遞到擾動(dòng)區(qū)。這就要求噪聲源距離電容盡可能近，要遠(yuǎn)小于λ/4。實(shí)際應(yīng)用中，這一距離最好控制在λ/40-λ/50之間， 這是一個(gè)經(jīng)驗(yàn)數(shù)據(jù)。
例如：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為 7.95ps。假設(shè)信號(hào)在電路板上的傳播速度為166ps/inch，則波長(zhǎng)為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等于 2.4厘米。本例中的電容只能對(duì)它周圍2.4厘米范圍內(nèi)的電源噪聲進(jìn)行補(bǔ)償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對(duì)于大電 容，因?yàn)槠渲C振頻率很低，對(duì)應(yīng)的波長(zhǎng)非常長(zhǎng)，因而去耦半徑很大，這也是為什么我們不太關(guān)注大電容在電路板上放置位置的原因。對(duì)于小電容，因去耦半徑很小， 應(yīng)盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會(huì)反復(fù)強(qiáng)調(diào)的，小電容要盡可能近的靠近芯片放置。
綜上所述，在選擇去耦電容時(shí)，需要考慮的因素有電容的ESR、ESL值，諧振頻率，布局時(shí)要注意根據(jù)IC電源引腳的數(shù)目和周圍布局 空間決定去耦電容數(shù)目，根據(jù)去耦半徑?jīng)Q定具體的布局位置。

高速IC 的電源管腳，需要足夠多的去耦電容，最好能保證每個(gè)管腳有一個(gè)。實(shí)際的設(shè)計(jì)中，如果沒(méi)有空間擺放，可以酌情刪減。

IC 電源管腳的去耦電容的容值通常都會(huì)比較小，如0.1μF、0.01μF等。對(duì)應(yīng)的封裝也都比較小，如0402封裝、0603封裝等；在去耦電容擺放時(shí)，扇孔、扇線應(yīng)該注意以下幾點(diǎn)。

（1）盡可能靠近電源管腳放置，否則可能起不到去耦的作用；理論上講，電容有一定

的去耦半徑范圍，畢竟我們用的電容、器件不是理想的，所以還是嚴(yán)格執(zhí)行就近原則。

（2）去耦電容到電源管腳引線盡量短（第（1）點(diǎn)也是這個(gè)目的），而且引線要加粗，通常線寬為8～15mil（1mil=0.0254mm）；加粗目的在于減小引線電感，保證電源性能。

（3）去耦電容的電源、地管腳，從焊盤引出線后，就近打孔，連接接到電源、地平面上。這個(gè)引線同樣要加粗，過(guò)孔盡量用打孔，如能用孔徑10mil 的孔，就不用8mil 孔。

（4）保證去耦環(huán)路盡量小。

常見(jiàn)的器件擺放的實(shí)例如圖所示。

去耦電容和IC在同一面

去耦電容和IC不在同一層面

去耦電容和IC不在同一層面

圖示例為SOP封裝的IC去耦電容的擺放方式，QFP等封裝的也類似。

常見(jiàn)的BGA封裝，其去耦電容通常放在BGA下面，即背面。由于BGA 封裝管腳密度大，一般放的不是很多，力爭(zhēng)多擺放一些，如圖48.5所示。

BGA 封裝下面的去耦電容

有時(shí)為了擺放去耦電容，可能需要移動(dòng)BGA的fanout（扇出），或者兩個(gè)電源、地管腳共用一個(gè)VIA。

編輯：黃飛

?