什么是逐次逼近模數(shù)轉(zhuǎn)換器(ADC)

在電子系統(tǒng)中，數(shù)-模(DA)和模-數(shù)(AD)轉(zhuǎn)換常為重要的部分。真實(shí)世界中的信號(hào)都是模擬量，隨著科技的飛速發(fā)展，現(xiàn)在數(shù)字信號(hào)的處理技術(shù)越來越成熟，我們現(xiàn)在可以使用強(qiáng)大、靈活而可靠的數(shù)字信號(hào)處理(DSP)器來對(duì)模擬信號(hào)的數(shù)字形式進(jìn)行處理，這樣就要求我們把模擬信號(hào)變換為數(shù)字信號(hào)。因而模數(shù)轉(zhuǎn)換器(ADC)就成為數(shù)?；旌舷到y(tǒng)的重要組成部分。

逐次逼近寄存器型(SAR)ADC是采樣速率低于5MSPS的中等至高分辨率應(yīng)用的常見結(jié)構(gòu)。SAR ADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點(diǎn)。這些特點(diǎn)使其具有很寬的應(yīng)用范圍，例如便攜/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號(hào)采集器等。

顧名思義，SAR ADC實(shí)質(zhì)上是實(shí)現(xiàn)一種二進(jìn)制搜索算法。所以，當(dāng)內(nèi)部電路運(yùn)行在數(shù)兆赫茲時(shí)，山于逐次逼近算法的緣故，ADC采樣速率僅是該數(shù)值的幾分之一。SAR ADC的一個(gè)特點(diǎn)是，功率損耗隨采樣速率而改變，這一點(diǎn)與閃速ADC或流水線ADC不同，后者在不同的采樣速率下具有固定的功耗。這對(duì)與低功耗應(yīng)用或者不需要連續(xù)采集數(shù)據(jù)的應(yīng)用非常有利。

基本原理：

SAR ADC 的基本結(jié)構(gòu)如上圖所示。它由采樣保持電路(track/hold)、比較器(comparator), DAC(數(shù)字模擬轉(zhuǎn)換器)、寄存器(N-bit Register)和移位寄存器(SARLogic)組成。其工作原理基于二進(jìn)制搜索算法，過程如下:

模擬輸入電壓(Vin)由采樣/保持電路保持。為實(shí)現(xiàn)二進(jìn)制搜索算法，N位寄存器首先設(shè)置在數(shù)字中間刻度(即:100...00, MSB為‘1' )這樣，數(shù)字模擬轉(zhuǎn)換器(DAC)輸出(Vdac)被設(shè)置為Vref/2, Vref是提供給ADC的基準(zhǔn)電壓。然后，比較判斷Vin是小于還是大于Vdac。如果Vin>Vdac，則比較器輸出邏輯高電平或‘1’，N位寄存器的MSB保持‘1'。反之，比較器輸入邏輯低電平，N位寄存器MSB清為`0'。隨后，SAR控制邏輯移至下一位，并將該位設(shè)置為高電平，進(jìn)行下一次比較。這個(gè)過程一直持續(xù)到最低有效位(LSB)。上述操作過程結(jié)束后，也就完成了轉(zhuǎn)換，N位轉(zhuǎn)換結(jié)果儲(chǔ)存在寄存器內(nèi)。

下圖是一個(gè)4位ADC轉(zhuǎn)換結(jié)果。Y軸(和圖中的粗線)表示DAC的輸出電壓。在本例中，第一次比較表明VinVdac，位2保持‘1', DAC置為0110，執(zhí)行第三次比較。根據(jù)比較結(jié)果位1置為‘0'. DAC又設(shè)置為0101，執(zhí)行最后一次比較，最后，由于Vin>Vdac 位。確定為‘1’。

現(xiàn)狀和發(fā)展：

SAR ADC的主要優(yōu)點(diǎn)是低功耗、高分辨率、高精度、輸出數(shù)據(jù)不存在延時(shí)以及小尺寸。由于這些優(yōu)勢(shì)，SAR ADC常常與其它更大的功能集成在一起。SAR結(jié)構(gòu)的主要局限是采樣速率較低，并且其中的各個(gè)單元，如DAC和比較器，需要達(dá)到與整體系統(tǒng)相當(dāng)?shù)木取?