IC設(shè)計(jì)簡介

　　IC設(shè)計(jì)，Integrated Circuit Design，或稱為集成電路設(shè)計(jì)，是電子工程學(xué)和計(jì)算機(jī)工程學(xué)的一個學(xué)科，其主要內(nèi)容是運(yùn)用專業(yè)的邏輯和電路設(shè)計(jì)技術(shù)設(shè)計(jì)集成電路（IC）。

　　IC的設(shè)計(jì)可以分為兩個部分，分別為：前端設(shè)計(jì)（也稱邏輯設(shè)計(jì)）和后端設(shè)計(jì)（也稱物理設(shè)計(jì)），這兩個部分并沒有統(tǒng)一嚴(yán)格的界限，凡涉及到與工藝有關(guān)的設(shè)計(jì)可稱為后端設(shè)計(jì)。

　　IC設(shè)計(jì)方法

　　IC設(shè)計(jì)是將系統(tǒng)、邏輯與性能的設(shè)計(jì)要求轉(zhuǎn)化為具體的物理版圖的過程， 也是一個把產(chǎn)品從抽象的過程一步步具體化、直至最終物理實(shí)現(xiàn)的過程。為了完成這一過程， 人們研究出了層次化和結(jié)構(gòu)化的設(shè)計(jì)方法：層次化的設(shè)計(jì)方法能使復(fù)雜的系統(tǒng)簡化，并能在不同的設(shè)計(jì)層次及時發(fā)現(xiàn)錯誤并加以糾正；結(jié)構(gòu)化的設(shè)計(jì)方法是把復(fù)雜抽象的系統(tǒng)劃分成一些可操作的模塊，允許多個設(shè)計(jì)者同時設(shè)計(jì)，而且某些子模塊的資源可以共享。

　　IC設(shè)計(jì)前后端流程與EDA工具介紹

　　前段設(shè)計(jì)的主要流程：

　　1、規(guī)格制定

　　芯片規(guī)格也就像功能列表一樣，是客戶向芯片設(shè)計(jì)公司（稱為Fabless，無晶圓設(shè)計(jì)公司）提出的設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。

　　2、詳細(xì)設(shè)計(jì)

　　Fabless根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體時間架構(gòu)，劃分模塊功能。

　　3、HDL編碼

　　使用硬件描述語言（VHDL、Verilog HDL，業(yè)界公司一般都是用后者）將模塊功能以代碼來描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級）代碼。

　　4、仿真驗(yàn)證

　　仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格?？丛O(shè)計(jì)是否滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計(jì)正確與否的黃金標(biāo)準(zhǔn)，一切違反不符合規(guī)格要求的，就需要重新修改設(shè)計(jì)和編碼。設(shè)計(jì)和仿真驗(yàn)證是反復(fù)迭代的過程，知道驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。仿真驗(yàn)證工具：Mentor公司的Modelsim，Synopsys的VCS，還有Cadence的NC-verilog均可以對RTL級的代碼進(jìn)行設(shè)計(jì)驗(yàn)證，該部分個人一般是用第一個-Modelsim。該部分稱為前段仿真，接下來邏輯部分綜合之后再一次進(jìn)行的仿真可以稱為后仿真。

　　5、邏輯總和-Design Compiler

　　仿真驗(yàn)證通過，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門級網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積、時序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯總和需要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做仿真驗(yàn)證（這個也稱為后仿真，之前的稱為前仿真）邏輯綜合工具Synopsys的Design Compiler，仿真工具選擇上面的三種仿真工具均可。

　　6、STA

　　State Timing Analysis （STA），靜態(tài)時序分析，這也屬于驗(yàn)證范疇，它主要是在時序上對電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數(shù)字電路基礎(chǔ)知識，一個寄存器出現(xiàn)這兩個時序違例時，使沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。STA工具有Synopsys的prime time。

　　7、形式驗(yàn)證

　　這也是驗(yàn)證范疇，他是從功能上（STA是時序上）對綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了博啊正在邏輯綜合過程中沒有改變原先HDL描述的電路功能。性試驗(yàn)真工具有Synopsys的Formality。前端設(shè)計(jì)的流程暫時寫到這里。從設(shè)計(jì)程度上來講，前端設(shè)計(jì)的結(jié)果就是得到芯片的門級網(wǎng)表電路。

　　Backend design flow后端設(shè)計(jì)流程

　　1、DFT

　　Design For Test，可測性設(shè)計(jì)。芯片每步往往都自帶測試電路，DFT的目的就是在設(shè)計(jì)的時候就考慮將來的測試。DFT的常見方法是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧?。DFT工具Synopsys的DFT Compiler。

　　2、布局規(guī)劃（FloorPlan）

　　布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳鄧鄧。布局規(guī)劃能直接影響芯片最終的面積。工具為Synopsys的Astro

　　3、CTS

　　Clock Tree Synthesis，時鐘樹綜合，簡單點(diǎn)說就是時鐘的不限。由于時鐘信號在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對稱式的連接到各個寄存器單元，從而使時鐘從同一個時鐘源到達(dá)各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨(dú)布線的原因。CTS工具，Synopsys的Physical Compiler.

　　4、布線（Place & Route）

　　這里的布線就是普通信號布線了，包括各種標(biāo)準(zhǔn)單元（基本邏輯門電路）之間的走線。