電子設(shè)計自動化（Electronic Design Automation，EDA）技術(shù)是新興的電子設(shè)計自動化工具，是目前世界電子設(shè)計的最新技術(shù)方向和潮流 ［1］。在數(shù)字電路實驗中，EDA 作為一種重要的實驗工具使傳統(tǒng)數(shù)字電路實驗的教學(xué)模式得到了改變，實驗的操作過程得到了一定的簡化。

1 EDA 技術(shù)基本特征

EDA 作為現(xiàn)代電子設(shè)計的核心， 以大規(guī)模可編程邏輯器件（FPGA/COLD）為載體，以計算機(jī)為工作平臺，在 EDA 軟件開發(fā)環(huán)境下，采用硬件描述語言 HDL（Hardware Description Language）編寫設(shè)計文件，而一系列的編譯、綜合及優(yōu)化、布局布線、仿真 ［1］，直到編程下載等工作都可自動的完成。電路的邏輯功能與器件無關(guān)，采用的是用硬件描述語言實現(xiàn)，在整個硬件設(shè)計的過程中就像軟件設(shè)計一樣方便高效，對設(shè)計者的硬件電路方面的知識需求較低，各可編程器件之間可移植性好，因此適合多個設(shè)計者協(xié)同分工設(shè)計，可縮短開發(fā)周期。EDA 技術(shù)具備采用高級硬件語言描述的特點，能夠?qū)崿F(xiàn)系統(tǒng)級仿真具有較強(qiáng)的綜合性能 ［1］。它主要采用的是“自頂向下”和并行工程的設(shè)計方法， 使設(shè)計者一開始就將產(chǎn)品生成周期、成本、質(zhì)量、開發(fā)時間等一系列因素考慮到其中。然后系在對系統(tǒng)進(jìn)行設(shè)計的時候，需要先從整體要求入手，“自頂向下”將整個系統(tǒng)設(shè)計劃分為不同的功能。在設(shè)計中每個階段都可進(jìn)行仿真，并及時改正設(shè)計中發(fā)現(xiàn)的錯誤。高層次系統(tǒng)采用硬件描述語言，最后具體的門級邏輯電路網(wǎng)表文件需要用邏輯綜合優(yōu)化工具來產(chǎn)生，而專用集成電路或印刷電路板的實現(xiàn)是對應(yīng)的物理級得到的。

我校 EDA 實驗室主要采用的是 Quar tusI I 軟件。QuartusII 是 Altera 公司推出的一款綜合性可編程邏輯器件開發(fā)軟件，設(shè)計者可直接用硬件描述語言或原理圖進(jìn)行設(shè)計，對于內(nèi)部器件不需要精通，且設(shè)計速度快。該軟件最主要的特點為 ：運(yùn)行速度快、易學(xué)易用。

2 EDA 技術(shù)設(shè)計流程

EDA 技術(shù)設(shè)計流程如圖1 所示。

（1）設(shè)計輸入。一個設(shè)計項目可由單個或多個原文件組織而成，它們可以是原理圖文件、混合輸入文件、VHDL 文本文件等。

（2）綜合。綜合的關(guān)鍵是將 Verilog HDL 的軟件轉(zhuǎn)化為硬件電路，使兩者進(jìn)行掛鉤，完成綜合必須借助EDA 軟件的綜合器。對供應(yīng)商提供的某一FPGA/CPLD 產(chǎn)品可針對其源文件進(jìn)行綜合。設(shè)計人員設(shè)計的邏輯電路圖可利用 EDA 軟件提供的邏輯綜合和優(yōu)化功能將其自動地轉(zhuǎn)化為門級電路，同時還會生成對應(yīng)的時序分析文件和網(wǎng)表文件。

（3）布線布局。在綜合之后的網(wǎng)表文件利用布局/ 布線適配器針對某一具體的器件進(jìn)行邏輯映射操作，將其映射操作（包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線等操作）配置于目標(biāo)器件中。

（4）仿真。在 EDA 設(shè)計中最重要的步驟就是仿真，即是下載編程前，利用 EDA 工具對適配產(chǎn)生的結(jié)果進(jìn)行模擬測試。在EDA 設(shè)計過程中仿真可分為兩種不同級別的仿真測試，即時序仿真和功能仿真。其中，時序仿真是完全考慮了器件的硬件特性， 并根據(jù)適配器產(chǎn)生的網(wǎng)表文件進(jìn)行仿真，仿真精度較高，因為它最接近于器件的真實運(yùn)行。功能仿真不會考慮到硬件特性，對設(shè)計者所描述的邏輯功能進(jìn)行仿真，且完全滿足設(shè)計者的要求。

（5）編程下載。通過仿真驗證設(shè)計完成后，采用 Byteblaster 下載電纜線以 JTAG 方式將適配生成的下載或配置文件下載至FPGA/CPLD 器件內(nèi)，方便于硬件的調(diào)試和驗證。

上述步驟完成后，將統(tǒng)一對整個硬件系統(tǒng)進(jìn)行測試，以便發(fā)現(xiàn)設(shè)計中的問題，得到及時的解決。

圖1 EDA技術(shù)設(shè)計流程圖

3 EDA 技術(shù)的優(yōu)勢及在數(shù)字電路課程設(shè)計中的應(yīng)用

由于初學(xué)階段對硬件電路的功能及特性的不熟悉，導(dǎo)致在連接電路時易出錯，在檢查錯誤過程中也會浪費(fèi)大量的時間 和精力，一旦出錯，將導(dǎo)致電路出現(xiàn)一些不正?；驘o法預(yù)知的實 驗結(jié)果，最終使實驗失敗，甚至還可能會出現(xiàn)損壞電路元器件、實驗測試儀器及一些無法預(yù)測的安全事故。引入 EDA 后的數(shù)字 電路實驗可通過用硬件描述語言去描述電路的功能，將硬件采用 “軟件”的方式去描述，大大降低了設(shè)計時間及設(shè)計難度?！白皂斚蛳隆钡脑O(shè)計理念始終貫穿于 EDA 設(shè)計中，而人們也習(xí)慣于這種思維方式，因此電路設(shè)計的邏輯性較強(qiáng)，同時也便于學(xué)習(xí)思維的發(fā)展和提高。

傳統(tǒng)的數(shù)字電路采用的是 TTL 邏輯器件進(jìn)行設(shè)計連線，由于實驗條件受限，且隨著實驗教學(xué)年限的增加，實驗室設(shè)備的損壞、老化，需要定期的更新與維護(hù)，才能保證正常實驗的進(jìn)行。而電子技術(shù)的發(fā)展和更新日新月異，實驗室的設(shè)備需要緊跟時代的步伐進(jìn)行更新?lián)Q代，多數(shù)學(xué)校設(shè)備的更新都不能緊跟技術(shù)的發(fā)展，將直接影響到學(xué)生對最新知識的掌握，傳統(tǒng)實驗的不足可由EDA 仿真軟件彌補(bǔ)，只需在計算機(jī)實驗室安裝 EDA 軟件即可。當(dāng)學(xué)生熟練的掌握了 EDA 技術(shù)之后，可縮短數(shù)字電路實驗的時間，對于所描述出的電路更容易進(jìn)行修改與調(diào)試，也能激發(fā)學(xué)生的興趣，這種將理論與實踐聯(lián)系起來的方式對于理論知識的掌握有很大的幫助。由于 EDA 技術(shù)十分廣博，在課堂學(xué)習(xí)之外還留給學(xué)生更多的想象空間，學(xué)生可通過自主創(chuàng)新，提高對數(shù)字電路的創(chuàng)新能力。

下面以設(shè)計一個五進(jìn)制加法計數(shù)器為例來討論 EDA 在數(shù)字邏輯電路實驗中的具體應(yīng)用。在此設(shè)計一個帶有復(fù)位端的計數(shù)器， 端口分別為：clk（時鐘，輸入端，位寬為1），res（復(fù)位，輸入端，位寬為1），cnt［2，0］（計數(shù)端，輸出端，位寬為3）。時鐘 cl k 為上升沿觸發(fā)，復(fù)位 r e s 低有效，計數(shù)端 cnt［2，0］ 有效數(shù)據(jù)范圍為3’b000~3’b100。程序流程圖如圖2 所示。

圖2 五進(jìn)制計數(shù)器流程圖

通過對五進(jìn)制計數(shù)器的分析，用 VerilogHDL 描述出功能后， 在 Quartus II 11.0 軟件上聯(lián)合 Modelsim 進(jìn)行仿真后，得到如圖3 所示的仿真波形。

圖3 五進(jìn)制加法計數(shù)器仿真波形

通過波形圖我們可以看出，所設(shè)計的邏輯功能和設(shè)計要求完全一致，通過 QuartusII11.0 綜合后的電路圖如圖4 所示，我們可以觀察出五進(jìn)制計數(shù)器有哪些基本的邏輯器件所組成，最后將設(shè)計的項目通過 Quartus II 11.0 軟件下載 / 配置到相對應(yīng)的實驗箱， 學(xué)生可以很直觀的觀察到計數(shù)器的邏輯功能。

圖4 五進(jìn)制計數(shù)器綜合電路圖

我們必須熟悉各個邏輯器件以及要設(shè)計出的電路圖的具體的組成，才能構(gòu)造出總的電路圖，而對于 EDA 技術(shù)我們只要了解了它的功能，根據(jù)它的功能用硬件語言描述出來，通過軟件的綜合后就可以得到對應(yīng)的電路圖。尤其是對于一些復(fù)雜的電路，利用 EDA 技術(shù)比傳統(tǒng)的實驗教學(xué)更簡單方便， 更易掌握。