本文最初于 DesignCon 大會(huì)上發(fā)表并獲得了最佳論文獎(jiǎng)提名，其中研究了DDR4 的偽漏極開(kāi)路驅(qū)動(dòng)器，以及其使用對(duì)接收器的功耗和 Vref 電平而言的意義。

DDR4 是 JEDEC DRAM 部件系列的下一階段，旨在滿足市場(chǎng)對(duì)更高速度和更低功耗的需求。這些因素構(gòu)成了 DDR4 的新特性以及設(shè)計(jì) DDR4 系統(tǒng)時(shí)需要予以考慮的新要求。

相比以前的 DDR 技術(shù)，新的 DDR4 標(biāo)準(zhǔn)除了數(shù)據(jù)速率更快以外，還包含其他變化，而這些變化將會(huì)對(duì)電路板設(shè)計(jì)工程師產(chǎn)生影響。DDR4 中的新因素，例如不對(duì)稱(chēng)端接方案、數(shù)據(jù)總線反轉(zhuǎn)和利用眼圖模板驗(yàn)證信號(hào)等，都需要通過(guò)仿真驗(yàn)證設(shè)計(jì)的新方法。

本文研究了 DDR4 偽漏極開(kāi)路 (POD) 驅(qū)動(dòng)器對(duì)數(shù)據(jù)總線信號(hào)傳輸?shù)挠绊?，并介紹了動(dòng)態(tài)計(jì)算 DRAM 內(nèi)部 VrefDQ 電平以進(jìn)行數(shù)據(jù)眼圖分析的方法論，生成和驗(yàn)證數(shù)據(jù)眼圖的方法論，以及將寫(xiě)入均衡和校準(zhǔn)整合到仿真中的方法。此外，通過(guò)將電源完整性效應(yīng)納入信號(hào)完整性分析來(lái)評(píng)估同步開(kāi)關(guān)噪聲 (SSN)，對(duì)于電路板設(shè)計(jì)和時(shí)序收斂也很重要，本文將借助示例加以闡述。本文還將描述一個(gè)采用 IBIS 5.0 功耗分析模型的系統(tǒng)設(shè)計(jì)示例，其中包括比較了 IBIS 結(jié)果與晶體管級(jí)模型以研究仿真精度。風(fēng)，毫無(wú)預(yù)兆地席卷整片曠野，撩動(dòng)人的思緒萬(wàn)千。