技巧1：“新”技能 hierarchies警告尋找

在編譯之后，警告中“hierarchies”這個(gè)單詞大家估計(jì)都很熟悉了，一看到這個(gè)警告，基本上就是例化時(shí)出現(xiàn)的問(wèn)題。一般例化時(shí)，要是哪個(gè)連線沒引出，沒接上，或者是位寬不匹配就會(huì)出這個(gè)警告。而我們一般就會(huì)定位到例化文件，或者是觀察RTL視圖去尋找，但是工程一大可不是那么好找的??！

Warning: 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder

解決方法如下：

點(diǎn)擊圖6.1中的圖標(biāo)，然后在Analysis & Synthesis 文件中找到 connectivity checks，如圖6.2所示，點(diǎn)擊即可查看到說(shuō)明例化時(shí)哪里出現(xiàn)問(wèn)題。

圖6.1 操作（一）

圖6.2 操作（二）

技巧2：位寬不匹配

在很多對(duì)reg變量進(jìn)行賦值時(shí)，往往會(huì)遇到位寬不匹配的情況，如圖6.3所示。其中前面括號(hào)中的數(shù)字代表在程序中所在的行標(biāo)，說(shuō)明賦值是32位寬，被賦值為1位寬，也就是將32位寬進(jìn)行截?cái)嗳テヅ?位寬。若是在程序中知道確實(shí)是賦值reg類型變量是一位一位傳送的，可以不用關(guān)注此警告，如圖6.4所示的程序?？梢钥吹酱_實(shí)需要賦值reg變量中的一位即可。若是想消除此警告，可以利用圖6.5所示的修改程序。即將0改成1’b0即可，Quartus中若是對(duì)變量不進(jìn)行賦位數(shù)，按32位處理。編譯后的結(jié)果如圖6.6所示。

圖6.3 位寬不匹配

圖6.4 源程序

圖6.5修改后的程序

圖6.6編譯后的結(jié)果

技巧3：tcl文件的利用

在引腳分配時(shí)，往往對(duì)于一個(gè)浩大的工程來(lái)說(shuō)，引腳數(shù)量是很多的，若是一個(gè)一個(gè)去分配，費(fèi)時(shí)費(fèi)力，勞民勞財(cái)，其實(shí)可以利用tcl文件，只需更改幾個(gè)信號(hào)說(shuō)明就可以。如圖6.7所示，圖中標(biāo)注的更改成模塊中所用的信號(hào)名字即可。圖6.8是quartus ii中的操作步驟，點(diǎn)擊Tcl scripts，再點(diǎn)擊圖6.9中所出現(xiàn)的位置，即可。圖6.10是pin planner中分配情況。

圖6.7 tcl文件

圖6.8 quartus ii中的操作（一）

圖6.9 quartus ii中的操作（二）

圖6.10 pin planner分配情況

技巧4：jic固化文件的生成

點(diǎn)擊file ---- convert programming file，出現(xiàn)如圖6.11所示的界面。在programming file type中選擇.jic，在configuration device中選擇 EPCS4（這個(gè)根據(jù)你使用板卡的配置芯片選擇，筆者設(shè)計(jì)的是EPCS4），然后在選擇圖6.12中的flash loader，點(diǎn)擊device，然后選擇器件類型，筆者設(shè)計(jì)的是EP3C5芯片。在選擇 sof data，將sof文件加載過(guò)來(lái)，點(diǎn)擊 generate出現(xiàn)生成成功界面。然后打開工程目錄下中的output files就可以看到所生成的jic文件，如圖6.14所示。然后再進(jìn)入到編程下載界面，如圖6.15所示，點(diǎn)擊add file，將剛才生成的jic文件加載過(guò)來(lái)，如圖6.16所示，將原sof文件刪掉，并選擇 program/configure，點(diǎn)擊start即可，然后重新上電觀察效果。

圖6.11 配置界面（一）

圖6.12 配置界面（二）

圖6.13 配置界面（三）

圖6.14 生成的jic文件

圖6.15 下載界面

圖6.16 添加jic文件