利用手動頻段選擇，鎖定時間可從典型值 4.5 ms 縮短到典型值 360 μs。

本文以高度集成的解調(diào)器和頻率合成器 ADRF6820 為例，告訴大家如何手動選擇頻段以縮短PLL鎖定時間。

第一：PLL 鎖定

PLL 鎖定過程包括兩個步驟：

通過內(nèi)部環(huán)路自動選擇頻段（粗調(diào)）。在寄存器配 期間，PLL 首先根據(jù)內(nèi)部環(huán)路進行切換和配置。隨后由一個算法驅(qū)動 PLL 找到正確的 VCO 頻段。

通過外部環(huán)路細調(diào)。PLL 切換到外部環(huán)路。鑒相器和電荷泵配合外部環(huán)路濾波器工作，形成一個閉環(huán)，確保 PLL 鎖定到所需頻率。校準大約需要 94，208 個鑒頻鑒相器 （PFD） 周期；對于一個30.72 MHz fPFD，這相當于3.07 ms。

第二：PLL 鎖定時間

按照上述步驟校準完成后，PLL 的反饋操作使 VCO 鎖定于正確的頻率。鎖定速度取決于非線性周跳行為。PLL總鎖定時間包括兩個部分：VCO頻段校準時間和PLL周跳時間。VCO頻段校準時間僅取決于PFD頻率；PFD頻率越高，鎖定時間越短。PLL周跳時間由所實現(xiàn)的環(huán)路帶寬決定。當環(huán)路帶寬比 PFD 頻率窄時，小數(shù) N 分頻/整 數(shù)N 分頻頻率合成器就會發(fā)生周跳。PFD 輸入端的相位誤差積累過快，PLL 來不及校正，電荷泵暫時沿錯誤方向吸入電荷，使鎖定時間急劇縮短。如果 PFD頻率與環(huán)路帶寬的比值提高，周跳也會增加；對于給定 PFD周期，提高環(huán)路帶寬會縮短周跳時間。

因此，當使用自動校準模式時，總鎖定時間對某些應用來說可能太長。本文提出一種通過手動選擇頻段來顯著縮短鎖定時間的方案，步驟如下： 按照表 1 所示的寄存器初始化序列使器件上電。默認情況下，芯片以自動頻段校準模式工作。根據(jù)所需的 LO頻率設置寄存器 0x02、寄存器 0x03 和寄存器0x04。

表1. 寄存器初始化序列

讀取鎖定檢測 （LD） 狀態(tài)位。若 LD 為 1，表明 VCO 已鎖定。

通過串行外設接口 （SPI） 回讀寄存器 0x46 的位 ［5:0］。假設其值為A，將系統(tǒng)中所有需要的 LO 頻率對應的寄存器值保存到 EEPROM。由此便可確定頻率和相關寄存器值的表格（參見表2）。

表2. 查找表

為縮短LD時間，將 ADRF6820 置于手動頻段選擇模式，并用第 3 步收集到的數(shù)據(jù)手動編程。手動編程步驟如下：

將寄存器 0x44 設置為 0x0001：禁用頻段選擇算法；

將寄存器 0x45 的位 7 設為 1，從而將 VCO 頻段源設為已保存的頻段信息，而不是來自頻段計算算法。用第3步記錄的寄存器值設置寄存器 0x45 中的位［6:0］；

通過寄存器 0x22 的位 ［2:0］ 選擇適當?shù)?VCO 頻率范圍（參見表3）；

表3. VCO頻率范圍

根據(jù)所需頻率更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 設置分頻器 INT 值，即 VCO 頻率 / PFD 的整數(shù)部分；寄存器 0x03 設置分頻器 FRAC 值，即 （VCO 頻率/PFD ? INT） × MOD；寄存器 0x04 設置分頻器 MOD 值，即 PFD/頻率分辨率；

監(jiān)視 LD 以檢查頻率是否鎖定。例如，PFD = 30.72 MHz 且 LO = 1600 MHz。

表4. 手動頻段校準寄存器序列

圖 1 和圖 2 分別顯示了自動頻段校準模式和手動頻段校準模式下的鎖定檢測時間。圖 2中，線 1（鎖定檢測）上的高電平表示 PLL 已鎖定。線 2 （LE） 代表 LE 引腳，是一個觸發(fā)信號。注意：鎖定檢測時間必須從低到高讀取。

圖1. 自動頻段校準模式下的鎖定時間，用信號源分析儀測試

圖2. 手動頻段校準模式下的鎖定時間，用示波器測試

自動頻段校準模式下，鎖定時間約為 4.5 ms；手動頻段校準模式下，鎖定時間約為 360 μs。數(shù)據(jù)的測量條件為 20 kHz 環(huán)路濾波器帶寬和 250 μA 電荷泵電流配置。

總結(jié)

經(jīng)過驗證，我們可以看到，利用手動頻段選擇，鎖定時間從典型值 4.5 ms 縮短到了典型值360 μs。但是對于每個頻率，建議首先利用自動頻段選擇確定最佳頻段值并予以保存，因為最佳頻段值隨器件而異，所以須對每個 ADRF6820 執(zhí)行該程序。VCO 頻段無需因為溫度變化而更新。