本應(yīng)用筆記介紹了 TW2880P-BC2-GR 芯片。該文檔介紹了 Clockgen 和 PLL，包括 SCK、MCLK 和 VCLK 寄存器。該芯片的 PCB 布局如圖所示，包括 SDRAM、DAC 和 HDMI 布局。本文檔還討論了 PB 窗口和通道 ID 解碼、記錄和 SPOT 單元、基于 TW2880C 的顯示設(shè)置、OSG 和簡單 OSD、運(yùn)動(dòng)檢測和中斷、DMA 功能、音頻接口以及 C2 和B1.

第 1 部分：時(shí)鐘發(fā)生器和 PLL

TW2880C 具有三個(gè)時(shí)鐘域，分別是系統(tǒng)時(shí)鐘域、存儲器時(shí)鐘域和視頻時(shí)鐘域。每個(gè)時(shí)鐘域支持不同種類的功能單元。時(shí)鐘由三個(gè)不同的自由運(yùn)行 PLL 生成。VCO 級之后的高速時(shí)鐘在到達(dá)最終電路之前將經(jīng)過串聯(lián)分頻器和相位選擇?，F(xiàn)在我們將詳細(xì)介紹每個(gè)時(shí)鐘域。

時(shí)鐘

整個(gè) TW2880 都使用系統(tǒng)時(shí)鐘。這個(gè)想法是我們還將在這個(gè)時(shí)鐘組中使用 27 的倍數(shù)的時(shí)鐘。原因顯而易見；27 MHz 時(shí)鐘是 BT.656 標(biāo)準(zhǔn)的數(shù)據(jù)時(shí)鐘。由于這些特性，一些視頻解碼器或 CVBS 輸出部分將使用該時(shí)鐘組。

時(shí)鐘列表

• 該時(shí)鐘組產(chǎn)生 12 個(gè)時(shí)鐘。
• 108 MHz 系統(tǒng)時(shí)鐘
• 54、27、13.5 MHz 系統(tǒng)在輸入/輸出模塊中使用
• 帶相位控制的 108 MHz 系統(tǒng)時(shí)鐘，用于錄音輸出單元。
• 高速 216 MHz 定標(biāo)時(shí)鐘（可以是 432 MHz）
• 雙顯示器電視編碼器時(shí)鐘
• 雙顯示器視頻時(shí)鐘
• 定標(biāo)器的雙顯示器快速時(shí)鐘
• 雙監(jiān)視器 DAC 時(shí)鐘
• VGA 的雙顯示器外部視頻時(shí)鐘
• 網(wǎng)口輸出時(shí)鐘

SPLL 的寄存器設(shè)置

在正常情況下，[0x207] 位[5:0] 被設(shè)計(jì)為具有默認(rèn)值 5'd31，因?yàn)檫@將使 xpllclk 為 864 MHz，經(jīng) 8 個(gè)電路分頻后將創(chuàng)建 108 MHz 系統(tǒng)時(shí)鐘。

[0x216] bit 2, 3, 4 用于選擇108 MHz、54 MHz和27 MHz時(shí)鐘的相位。

[0x216] bit 1, 0 用于選擇108 MHz時(shí)鐘的相位，用于調(diào)整記錄端口時(shí)鐘/數(shù)據(jù)的關(guān)系。

[0x21F] bit 2:1 用于選擇雙監(jiān)視器時(shí)鐘的來源，如果需要 CVBS，我們應(yīng)該使用 SCLK 組產(chǎn)生的時(shí)鐘。如果與 27 MHz 以外的顯示模式相關(guān)，那么我們應(yīng)該將這兩位設(shè)置為 1，并使用 VCLK 組生成的時(shí)鐘。

編輯：hfy