本應(yīng)用報(bào)告介紹了實(shí)現(xiàn) IDT 基于 PLL 的零延遲緩沖器的輸入?yún)⒖?a href="http://hljzzgx.com/tags/時(shí)鐘/" target="_blank">時(shí)鐘和輸出時(shí)鐘之間定義的相位關(guān)系的不同方法。該報(bào)告重點(diǎn)介紹了 PLL 反饋環(huán)路中不同走線長度和反饋時(shí)鐘輸入端的電容負(fù)載對生成早期（或晚期）時(shí)鐘的影響。早期時(shí)鐘定義為輸出時(shí)鐘的相位相對于參考輸入時(shí)鐘提前的情況。

簡介

時(shí)鐘驅(qū)動(dòng)器架構(gòu)有兩種主要類型：緩沖器型和帶鎖相環(huán) (PLL) 的反饋型。在緩沖器型（非 PLL）時(shí)鐘驅(qū)動(dòng)器中，輸入波通過器件傳播并由輸出緩沖器“重新驅(qū)動(dòng)”。輸出信號直接跟隨輸入信號，并帶有一些器件傳播時(shí)間延遲 (tPD)。

反饋型時(shí)鐘驅(qū)動(dòng)器利用來自設(shè)備時(shí)鐘輸出之一的附加反饋輸入路徑。反饋路徑可以在設(shè)備內(nèi)部或外部。對于外部反饋，PCB 上的走線用于將輸出引腳連接到反饋輸入引腳。這種類型的設(shè)備通?；谝粋€(gè)或多個(gè) PLL，這些 PLL 用于對齊反饋和參考輸入的相位和頻率。可以補(bǔ)償板級走線長度不匹配，以實(shí)現(xiàn)輸入和輸出時(shí)鐘之間定義的偏移關(guān)系。輸出可以有選擇地進(jìn)行分頻、相乘或反相，同時(shí)仍然保持非常低的輸入到輸出偏差。

什么是鎖相環(huán)？

基本的 PLL 是一種反饋系統(tǒng)，它接收輸入的振蕩信號并生成以輸入信號的整數(shù)倍或分?jǐn)?shù)倍數(shù)振蕩的輸出波形。它由相位或頻率檢測器、濾波器和壓控振蕩器組成，如圖 1 所示。為了使 PLL 將參考輸入 (CLKIN) 與輸出對齊，必須將輸出反饋到反饋(FBIN) PLL 的輸入。

鎖相環(huán) (PLL) 框圖

相位檢測器 (PD) 通常評估 CLKIN 輸入相對于 FBIN 輸入的上升沿。如果 CLKIN 輸入超前 FBIN 輸入，表明壓控振蕩器 (VCO) 的運(yùn)行速度比理想情況要慢，則 PD 會(huì)產(chǎn)生一個(gè)在 CLKIN 輸入的上升沿觸發(fā)并持續(xù)到上升沿的“Pump Up”信號FBIN 輸入。這個(gè)“上泵”脈沖迫使 VCO 運(yùn)行得更快，并減少了 CLKIN 輸入和 FBIN 輸入之間的時(shí)間差。

如果 FBIN 輸入超前于 CLKIN 輸入，則 PD 會(huì)產(chǎn)生一個(gè)“抽空”信號，該信號在 FBIN 輸入的上升沿觸發(fā)并持續(xù)到 CLKIN 輸入的上升沿?！癙ump Down”脈沖強(qiáng)制 VCO 運(yùn)行得更慢，并減少 FBIN 輸入和 CLKIN 輸入之間的時(shí)間差。

編輯“hfy”