0 引言

隨著工藝的進步以及深亞微米集成電路技術(shù)的不斷發(fā)展，芯片的集成度越來越高，芯片的規(guī)模也越來越大。在無線通信、圖像處理等各個芯片應(yīng)用領(lǐng)域，越來越多的系統(tǒng)芯片（SoC）選擇將各個功能不同的模擬電路模塊和數(shù)字電路模塊集成在同一芯片中，以便在整個系統(tǒng)的性能達(dá)到最優(yōu)的同時使成本降到最低。但這卻給芯片的測試帶來了意想不到的困難，也使得測試成本大為增加。ADC作為連接數(shù)字系統(tǒng)和模擬系統(tǒng)的橋梁，其測試顯得格外重要。隨著ADC性能的不斷提高，芯片外部環(huán)境也已經(jīng)成為ADC測試的主要障礙。

為了解決上述問題，同時更準(zhǔn)確地測試ADC作為IP核集成到SoC中工作時的真實性能，各種ADC的內(nèi)建自測試（Built-In-Self Test）方法應(yīng)運而生，而如何精確而高效地為ADC內(nèi)建自測試提供測試激勵是一個非常關(guān)鍵的問題。本文提出一種可用于ADC片上測試的三角波信號發(fā)生器的實現(xiàn)方法，產(chǎn)生的三角波具有非常好的線性度，可以滿足14 b高精度ADC的測試要求。整個設(shè)計采用UMC 0．18 μm CMOS工藝實現(xiàn)，電源電壓為1．8 V。

1 三角波信號發(fā)生器的設(shè)計約束

碼密度直方圖測試法基于統(tǒng)計學(xué)，用該法對ADC的靜態(tài)特性進行測試時所加的測試激勵必須盡量接近理想，在本文中也就是要盡量獲得精準(zhǔn)的三角波。如果獲得的三角波信號存在非線性或增益誤差，則用該信號去測試一個理想的ADC，測得的碼元的直方圖分布就會不均勻（如圖1所示），這種不均勻來自測試激勵本身的誤差，所以由此測得的ADC的積分非線性（INL）和微分非線性（DNL）就引入了誤差。

這樣一來，測試結(jié)果的精確性很大程度上取決于所加三角波信號的精確度。所以，在設(shè)計三角波發(fā)生器時，必須根據(jù)被測ADC的性能指標(biāo)來確定所需要的三角波發(fā)生器的線性度以及幅度。本文所設(shè)計的三角波信號發(fā)生器要滿足精度為14 b的ADC的測試要求，那么其精度要求必須不低于16 b。

2 三角波信號發(fā)生器的原理

產(chǎn)生三角波信號的原理是用一個恒定不變的正向電流對電容進行充電得到一個均勻上升的斜波電壓，當(dāng)電壓上升到一定值時再用一個恒定不變的負(fù)向電流對電容放電，從而得到一個均勻下降的斜波電壓，交替用正負(fù)方向的電流對電容進行充放電，就可以得到連續(xù)的三角波電壓信號，上升和下降的斜率由正負(fù)向電流與電容的比值I／C決定。為了滿足ADC測試的要求，三角波信號應(yīng)具有較好的線性度，同時也要保證較低的斜率，這就需要一個精確的小電流和一個較大的電容。

圖2描述了三角波信號發(fā)生器的原理。圖中運算放大器、電阻R、電容C組成一個方波積分器；比較器、電阻R1、電阻R2組成一個遲滯比較器作為一個反饋控制電路。電路的工作過程如下：

（1）當(dāng)比較器輸出電平為低電平VomL時，電容C處于充電狀態(tài)，Vout不斷上升，當(dāng)Vout的值上升到使得比較器正相輸入端電壓高于Vref時，比較器輸出翻轉(zhuǎn)，輸出高電平VomH，同時電流方向改變，電容C進入放電狀態(tài)；

（2）當(dāng)比較器輸出電平為高電平VomH時，電容C處于放電狀態(tài)，Vout不斷下降，當(dāng)Vout的值下降到使得比較器正相輸入端電壓低于Vref時，比較器輸出翻轉(zhuǎn)，輸出低電平VomL，同時電流方向也翻轉(zhuǎn)，電容C進入充電狀態(tài)；

（3）如此循環(huán)振蕩，便產(chǎn)生了周期的連續(xù)三角波電壓信號。

輸出三角波電壓信號Vout的閾值電壓為：

式中：Vref為比較器負(fù)端參考電壓；VomH，VomL分別為比較器輸出的高、低電平。

由以上公式可知，周期T由RC常數(shù)、峰峰值Vout.pp以及比較器輸出的高低電平VomH，VomL決定。

3 具體電路設(shè)計實現(xiàn)

3．1 運算放大器設(shè)計

運算放大器是整個電路結(jié)構(gòu)中的關(guān)鍵部分，它直接決定了三角波信號發(fā)生器的線性度和線性輸出范圍。運算放大器與電阻R、電容C構(gòu)成積分電路，其主要作用是使積分電容C一端電平保持穩(wěn)定，這就要求運放具有較高的增益；同時，為了使三角波信號發(fā)生器的線性輸出范圍盡可能大，要求運放具有較大的輸出擺幅。

本文中運算放大器采用兩級結(jié)構(gòu)，如圖3所示。其中：輸入級采用帶增益自舉電路的套筒式共源共柵結(jié)構(gòu)，包括主運放和輔助運放。主運放采用NMOS輸入的套筒式共源共柵結(jié)構(gòu)，具有高增益、低功耗以及良好的頻率特性。輔助運放OP1，OP2分別為采用PMOS輸入和NMOS輸入的折疊式共源共柵全差分結(jié)構(gòu)，進一步提高運放增益。

第二級采用共源結(jié)構(gòu)來改善套筒式共源共柵結(jié)構(gòu)輸出擺幅小的缺點，同時也能一定程度上提高運算放大器的開環(huán)增益。由于級數(shù)增加也會引入新的零極點，從而會影響運放的穩(wěn)定性。所以，必須加入補償電容C，使相位裕度滿足要求。

由Spectre仿真所得的運算放大器的交流幅頻、相頻特性如圖4所示。表1總結(jié)了運算放大器的基本性能參數(shù)。

3．2 遲滯比較器設(shè)計

遲滯比較器的遲滯特性是比較器中引入正反饋的結(jié)果。遲滯比較器有兩個輸入閾值，當(dāng)輸入電壓經(jīng)過其中一個閾值時輸出電壓會改變，同時輸入閾值會跳變到另一個值。要再次改變輸出，輸入必須到達(dá)跳變之后的閾值，在輸出改變的同時，閾值又會跳變回原來的值。本文所采用的遲滯比較器電路及輸入-輸出特性曲線如圖5所示。

兩個輸入閾值分別為：

遲滯比較器中的比較器電路采用兩級開環(huán)運放實現(xiàn)，由于比較器后級是一個2 mΩ的電阻，所以必須使比較器輸出級電阻足夠低，以防止由于電阻分壓而導(dǎo)致比較器輸出電壓達(dá)不到電源電壓以及地電壓。因此，在兩級開環(huán)運放之后增加了一個大寬長比的反相器鏈以獲得較低的輸出電阻，如圖6所示。

4 仿真結(jié)果

對該三角波信號發(fā)生器整體電路進行晶體管級仿真，仿真得到的三角波電壓信號范圍為82 mV～1．719 V，周期為366μs，如圖7所示。

對該三角波信號進行多個周期的采樣，利用16 b理想ADC分別對0．1～1．7 V，0．2～O．6 V，0．3～1. 5 V這三個不網(wǎng)的電壓范圍進行量化轉(zhuǎn)換，并做相應(yīng)的碼密度直方圖分析，得到各自的DNL和INL，如圖8所示。從圖8中可以看到，對于16 b理想ADC的量化，這三種不同的電壓范圍INL都在1 LSB以下（等價于INL《24μV），可以滿足14 b ADC靜態(tài)特性的測試。

5 結(jié)語

本文設(shè)計了一款應(yīng)用于高精度ADC片上測試的高精度高線性度模擬三角波信號發(fā)生器，可為高達(dá)14 b的ADC靜態(tài)參數(shù)片上測試提供有效的激勵。仿真結(jié)果表明，該信號發(fā)生器所生成的三角波電壓信號范圍為82 mV～1．719 V，周期為366μs，INL《24 μV，等效精度達(dá)到16b以上，其幅值和頻率可根據(jù)具體的設(shè)計要求進行調(diào)節(jié)，而且其線性度表現(xiàn)良好，可滿足14 b高精度ADC靜態(tài)參數(shù)的測試需求。

編輯：jq