27年來，PCI-SIG不斷推出新版本的I / O標準，使設計人員能夠適應下一代系統(tǒng)所需的帶寬永無止境的增長，同時保留對上一代接口和軟件的兼容，從最初的峰值帶寬133MB/秒增加到64GB/秒（PCIE5.0 X16），增長了480倍。

PCIe 5.0 第5代PCIe技術

PCIe5.0速度是 PCIe 4.0 的兩倍，并具有向下兼容性。PCIe 5.0 協(xié)議分析儀能夠支持 32GT/秒的數(shù)據(jù)鏈路速度操作，同時具有卓越的內(nèi)存、存儲容量和分段功能，可捕獲更大容量的上行和下行流量。

什么是 PCIe 5.0？

第 5 代快速周邊組件互連稱為 PCI Express 5.0。它也稱為第 5 代 PCIe、PCIe 5、PCI v5 或簡稱為 PCIe 5.0。PCIe 技術于 2003 年首次推出，現(xiàn)已成為使用點對點訪問總線將高速組件連接到主板的標準接口。

在 PCIe 3.0 和 PCIe 4.0 相隔 7 年之后，PCI Express 5.0 規(guī)范的開發(fā)和發(fā)布緊隨 4.0 之后，帶寬又增加了 2 倍。PCI-SIG 已經(jīng)發(fā)布了最終的 PCIe 5.0 標準。

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PCIe 5.0 測試工具

測試標準和實踐在每一個新的 PCIe 版本中都繼續(xù)受到挑戰(zhàn)，PCIe Gen 5 也不例外。修訂后的電氣空閑退出有序集 （EIEOS） 和時鐘功能已經(jīng)影響了硬件和系統(tǒng)級別的測試實踐。完全向下兼容的協(xié)議分析儀能夠支持 32GT/秒的數(shù)據(jù)鏈路速度操作，例如 VIAVI Xgig Analyzer，對于執(zhí)行最新的 PCIe 5.0 測試和調試過程非常寶貴。卓越的內(nèi)存、存儲容量和分段功能可實現(xiàn)更大容量的上行和下行流量捕獲，從而可以記錄長序列，并過濾掉特定的數(shù)據(jù)包，以便進行可靠的協(xié)議分析。

新的 PCI Express 5.0 規(guī)范中描述的替代協(xié)議也需要全面的測試支持，因為這種改進的多功能性現(xiàn)在允許其他協(xié)議利用成熟的 PCIe 物理層堆棧。例如，許多企業(yè)支持的計算快速鏈接 （CXL） 替代協(xié)議提供了一個優(yōu)化的協(xié)議棧，該協(xié)議棧具有高速緩存一致性，非常適合低延遲接口。新增加的技術，例如均衡旁路選項和 PCIe 5.0 速度的預編碼，使具有最新功能的尖端協(xié)議分析儀成為無價之寶。

干擾能力對于測試覆蓋范圍仍然至關重要，因為網(wǎng)絡流量的實時模擬為 PCIe 硬件提供了一個重要的試金石。智能和協(xié)議感知干擾器（例如 Xgig 干擾器 平臺）支持 PCIe 5.0 測試設置內(nèi)聯(lián)操作、自動發(fā)現(xiàn)和回歸測試，以及對各種協(xié)議的測試支持。

所有 Xgig 分析儀標配的 Xgig Expert 軟件包支持并增強了這些出色的 PCIe Gen 5 測試功能。軟件功能包括通過用戶友好的界面自動捕獲和分析跟蹤數(shù)據(jù)，該界面提供了跨所有協(xié)議層和網(wǎng)絡拓撲的可見性。

Medusa Labs Test Tools Suite （MLTT） 是一款應用層軟件工具，無需額外設備即可實現(xiàn)可配置的網(wǎng)絡流量生成和分析。網(wǎng)絡硬件的壓力測試用于有效地發(fā)現(xiàn)錯誤，而 MLTT 基準測試和數(shù)據(jù)完整性測試工具有助于加速設計驗證和系統(tǒng)啟動。

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PCIe 5.0 發(fā)布日期

2019 年 5 月 29 日發(fā)布的 PCI Express 5.0 標準的最終版本是加速的 18 個月開發(fā)周期的高潮，該周期被認為是解決數(shù)據(jù)密集型應用程序不斷增長的性能需求所必需的。

和所有前幾代一樣，PCIe 5.0 保持了與過去迭代的向后兼容性，盡管 PCIe 插槽和連接卡之間的最低版本（速度）仍然是制約因素。除了帶寬增加之外，PCIe 5.0 規(guī)范還包括提高信號完整性的電氣增強和提高連接器性能的機械更新。

盡管 PCIe 4.0 的最終版本是在幾年前的 2017 年 6 月完成的，但必備的第 4 代組件的商業(yè)化一直持續(xù)到 PCIe 5.0 發(fā)布日期之后。一旦 PCIe 5.0 組件和產(chǎn)品在 2021 年商業(yè)化，PCIe Gen 5 的發(fā)布時間將為硬件制造商提供一個獨特的“跨越式”選擇。從 PCIe 3.0 到 5.0 的直接過渡產(chǎn)生了 4 倍的“速度提升”，PCI Express Gen 5 x4 插槽提供了與 PCIe 3.0 x16 全尺寸插槽相同的帶寬性能，從而釋放了寶貴的連接空間。

與每個連續(xù)的 PCIe 版本一樣，PCIe Express 5.0 和以前的 PCIe 版本之間的共存（通過 PCIe 接口的固有向后兼容性實現(xiàn)）允許云計算和人工智能 （AI） 等要求最高的高性能應用利用最高的可用傳輸速率，而前幾代技術仍在為要求較低的應用使用。

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PCIe 5.0 生態(tài)系統(tǒng)

創(chuàng)建 PCIe 5.0 生態(tài)系統(tǒng)

2019 年 PCIe 5.0 的發(fā)布日期只是實施過程中的眾多漸進步驟之一。對定義系統(tǒng)集成實踐至關重要的 PCIe Gen 5 卡機電 （CEM） 規(guī)范仍在開發(fā)中，預計將于 2020 年底全面發(fā)布。初步的合規(guī)性和互操作性測試也必須成功完成。這些額外的里程碑可能會將第一批經(jīng)認證的 PCIe 5.0 商用產(chǎn)品的推出時間推遲至 2021 年年中。

由于 PCIe 已集成到當今使用的幾乎所有類型的計算系統(tǒng)中，PCI Express 5.0 的共生客戶和供應鏈基礎設施包括電子、計算、數(shù)據(jù)存儲和電子商務行業(yè)中的許多世界上最大的公司。這包括支持 PCIe Gen 5 功能的知識產(chǎn)權 （IP） 供應商、交換機和重定時器制造商，以及 PCIe 5.0 主板、存儲設備和圖形控制器供應商。這些重要的構建模塊為數(shù)據(jù)中心和其他基礎網(wǎng)絡部署提供了先進的計算機系統(tǒng)和硬件。

PCIe 5.0早期采用的細分市場

預期并非所有企業(yè)和細分市場將同時采用 PCI Express Gen 5 技術。IP 市場將需要早期驗證功能，以確保 FPJ 或硅格式的功能。CPU、以太網(wǎng)和精選加速器細分市場也將在 PCIe 5.0 的早期推廣中發(fā)揮重要作用。數(shù)據(jù)中心服務器和高性能計算 （HPC） 基礎設施已經(jīng)在努力滿足不斷增長的帶寬和延遲需求，一旦 PCIe Gen 5 技術面世，它們將迅速吸收其固有優(yōu)勢。

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PCIe 5.0 協(xié)議分析用戶

更快的驗證和調試周期對于加快上市時間至關重要。這為執(zhí)行驗證和確認的系統(tǒng)集成團隊以及致力于鑒定組件和解決互操作性問題的調試團隊創(chuàng)造了對高級 PCIe Gen 5 協(xié)議分析工具的更大需求。設備、驅動程序和應用軟件的性能調優(yōu)團隊也從先進的 PCIe 5.0 協(xié)議分析功能中獲得了豐厚的投資回報。

PCIe Gen 5 速度

PCIe 的速度倍增減慣例與 PCIe 5.0 的發(fā)布保持一致。PCIe 5.0 使用自 PCIe 3.0 版以來的標準 128b/130b 編碼方法，將在每個方向上提供 64 GB/秒的吞吐量。由于 PCIe 技術允許數(shù)據(jù)全雙工雙向流動，因此兩個方向的總吞吐量加起來達到 128 GB/秒。

PCIe 3.0 之前的編碼標準是 8b/10b，這意味著 8 位數(shù)據(jù)被編碼并作為 10 位數(shù)字傳輸。這進而產(chǎn)生了 20% 的性能開銷因子，將 2.5 GT/秒的原始比特傳輸速率降低到僅為 2.0 Gbit/秒的凈帶寬。這個更有效的 1.5% 開銷因子在 PCIe 5.0 編碼慣例中仍然有效。

PCIe 5.0 的驚人速度使得相當于一個典型藍光光盤的內(nèi)容能夠在不到一秒鐘的時間內(nèi)傳輸?shù)?PCI 5.0 主板上的非易失性存儲器 （NVM）。盡管這種超乎尋常的速度看起來像是奢侈品，但這是其他領域的網(wǎng)絡架構增強所必需的。例如，400G 以太網(wǎng)在每個方向上需要 50 GB/秒的帶寬才能以最大容量與 CPU 連接。

400G 以太網(wǎng)在每個方向上需要 50 GB/秒的帶寬，才能以最大容量與 CPU 連接。對于 PCIe 4.0，全尺寸 x16 插槽上可用的 32 GB/秒已被證明是不夠的。使用 PCIe 5.0 技術，可用帶寬超過了該接口的要求，還有剩余空間。

除了以太網(wǎng)之外，這種持續(xù)改進周期的推動因素是具有延遲關鍵型性能要求的實時系統(tǒng)的出現(xiàn)，例如自動駕駛、需要即時響應的防御應用，以及必須立即挫敗黑客企圖的關鍵金融安全應用。多 GPU 系統(tǒng)和高級顯卡的個人用戶也可以從 PCIe 5.0 的速度和帶寬增強中獲得實實在在的好處。

6PCI Express 5.0 規(guī)范

PCI Express 5.0 規(guī)范可以被歸類為向后兼容的 PCIe 標準的自然演進，在這個迭代中不包括固有的鏈路或事務層變化。5.0 規(guī)范繼續(xù)受益于 PCIe 4.0 建立的縮放流量控制以及擴展標記和信用。

還添加了一個新的指定用于附加卡的 CEM 連接器。信號完整性和連接器設計特性的改進提高了整體性能和可靠性。物理層增強還包括對 EIEOS、SKP 有序集和均衡序列的更新。

PCI Express 5.0 規(guī)范受到硬件制造商和業(yè)內(nèi)人士的普遍好評。特別是，為提高可測試性、加速鏈路訓練和提供備用協(xié)議支持而進行的增強被認為是 PCIe 5.0 的突出特點。這一行業(yè)共識，以及從 4.0 過渡到 5.0 所需的一組相對溫和的實施先決條件，引領了積極的硬件開發(fā)和商業(yè)化目標。

7挑戰(zhàn)

PCIe 5.0 挑戰(zhàn)

PCIe 5 與 PCIe 4

在從 PCIe 4.0 到 PCI Express 5.0 的過渡中，速度翻倍、向后兼容和加速發(fā)布周期是構建實施策略的三個基本支柱。

啟用或支持提速的新功能優(yōu)先于其他建議或請求的更改。例如，需要更改 EIEOS 和數(shù)據(jù)比特率定義才能實現(xiàn)速度提升，但編碼方法和目標比特誤碼率 （BER） 等基本 PCIe 元素保持不變。信令和加擾方案也與 PCIe Gen 4 保持一致，并在可能的情況下利用現(xiàn)有的發(fā)射器（發(fā)射）和接收器（接收）測試方法將實施影響降至最低。

盡管強調上市時間和兼容性，PCIe 版本 4.0 和 5.0 之間的其他重要設計更改必然會影響配套硬件和測試實踐。其中包括具有二階響應的時鐘數(shù)據(jù)恢復 （CDR） 和僅與表面貼裝 PCBA 封裝兼容的 CEM 連接器，盡管它在附加卡接口處保持向后兼容。PCI Express 5.0 還通過修改的 TS1/TS2 序列支持替代協(xié)議。

PCIe 4.0 和 PCIe 5.0 標準之間的一致性因 4.0 標準的發(fā)布時間過長而變得更加必要，因為網(wǎng)絡環(huán)境和帶寬需求繼續(xù)在后臺展開。這實際上保證了兩個標準之間的重疊期，使得設計和測試實踐的通用性對于平穩(wěn)過渡至關重要。

PCIe 5.0物理層更新

除了 PCI Express Gen 5 版本附帶的更嚴格的抖動要求、信道損耗預算約束以及通道電壓和時間裕度要求外，速度提高還需要額外的物理層更改，同時還包括其他改進，以保持與以前的 PCIe 版本所需的向后兼容性。

有序集更改是 PCI Express 5.0 規(guī)范版本附帶的一項重要修改。EIEOS 有序集用于幫助退出電氣空閑狀態(tài)。在 PCIe Gen 5 慣例中，用于每個 PCIe 4.0 有序對的熟悉的 16 個 0 和 1 的模式變成了對每個通道重復的 32 個 0 和 1。背靠背（重復）EIEOS 信號是 PCIe 5.0 協(xié)議的額外更改。數(shù)據(jù)流起始有序集 （SDS） 也已更新，因此接收方可以清楚地區(qū)分 PCI Express Gen 5 數(shù)據(jù)流起始點。

訓練序列 （TS1/TS2） 受益于旨在促進 PCIe Gen 5 速度倍增的創(chuàng)新新選項。訓練序列是鏈路建立和均衡 （EQ） 的必要先導，但隨著有序集通過每個速度支持增量（從 2.5 GT/秒開始并逐步移動到 32.0 GT/秒 PCIe Gen 5 速度），訓練序列也可能導致延遲。為了解決這個難題，提供了EQ 旁路選項，以基本上“跳過”中間速度均衡級別，或者通過使用“無 EQ”選項立即轉換到 L0 活動數(shù)據(jù)傳輸狀態(tài)來完全省略均衡。

PCIe Gen 5 的改進型 TS1 和 TS2 也增加了新的字段，用于替代協(xié)議標識和增強的預編碼支持。一旦系統(tǒng)和設備之間的協(xié)商成功，鏈路就可以立即以支持的最高速度進入 L0 狀態(tài)，并開始使用協(xié)商的備用協(xié)議傳輸數(shù)據(jù)。如果替代協(xié)議協(xié)商失敗，系統(tǒng)可以快速恢復到主干 PCIe 5.0 協(xié)議。

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PCIe 5.0 測試場景和解決方案

在 PCIe 5.0 鏈路活動的啟用（L0 之前）階段和完全啟用 （L0） 階段，幾乎任意數(shù)量的不同的鏈路條件和場景都會帶來故障排查挑戰(zhàn)。好的 PCIe Gen 5 測試解決方案支持分層、系統(tǒng)化的方法，可顯著減少故障排查時間和工作量，同時改進持續(xù)的系統(tǒng)性能指標。

在鏈路訓練和狀態(tài)狀態(tài)機 （LTSSM） 狀態(tài)期間觀察到的鏈路啟用問題包括信號完整性和檢測問題、不正確的鏈路速度以及可以使用協(xié)議分析儀有效診斷的其他潛在情況。在達到 L0 狀態(tài)后，在高級 PCIe 協(xié)議分析儀的幫助下，還可以有效地檢測和緩解協(xié)議棧各層的性能低效，例如重放過多、恢復問題和延遲。

需要精確診斷能力的一種常見 PHY 層條件是在從電空閑狀態(tài)退出期間，此時發(fā)射和接收邏輯之間的不匹配會引起延遲。VIAVI Xgig Analyzer 通過采用較短的鎖定時間和高級后處理功能可靠地識別這些情況，從而最大限度地減少低功耗狀態(tài)轉換期間捕獲的數(shù)據(jù)丟失。

物理層的實時指標對于監(jiān)控整體信號健康狀況和鏈路恢復數(shù)據(jù)極其重要。例如，當鏈路運行在 L0 狀態(tài)時，重復的重放和恢復可能會導致系統(tǒng)性能顯著下降，但通常不會被檢測到。具有每通道分辨率的 XGIG 實時監(jiān)控、指標和捕獲后分析功能可有效監(jiān)控和診斷非確認 （NAK）、重放、鏈路錯誤和流量控制 （FC） 統(tǒng)計數(shù)據(jù)，例如接收器緩沖區(qū)溢出和過大的事務隊列深度。

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PCIe 5.0 的未來

PCIe 發(fā)布日期的驚人節(jié)奏似乎注定會延續(xù)，預計將于 2021 年發(fā)布 PCIe 6.0 的最終規(guī)范版本。這一新的迭代將繼續(xù)傳統(tǒng)的帶寬加倍和向后兼容，這意味著 PCIe 標準這一次達到了令人震驚的 256 GB/秒的雙向帶寬。這將有效地將 PCIe 與低端 GPU 的 vRAM 帶寬相媲美。

為了使速度再提高兩倍并保持高可靠性標準，將采用脈沖幅度調制 （PAM4） 和前向糾錯 （FEC） 技術。人工智能和機器學習是這一增強的潛在受益者，因為它們的性能依賴于卓越的速度、低延遲和同時快速訪問多個外圍設備。

PCIe Gen 5 是 I/O 總線技術的又一次成功飛躍。在可預見的未來，PCIe 5.0 規(guī)范似乎將遵循摩爾定律，同時擺脫網(wǎng)絡架構瓶頸的束縛。隨著每天都有新的和改進的 PCIe 5.0 測試工具面世，這一進展應該會通過 PCIe 6.0 和未來許多代的發(fā)布成功地繼續(xù)下去。

編輯：jq