引言

Preface

隨著SoC設(shè)計規(guī)模呈指數(shù)級增長，芯片設(shè)計團隊原型驗證需求也變的越來越復(fù)雜。單通過增加系統(tǒng)容量的方式，還是會遇到諸多困難和挑戰(zhàn)。設(shè)計團隊需要有一個成熟的面向大規(guī)模SoC設(shè)計的高密原型驗證系統(tǒng)的軟硬件通用解決方案，來解決關(guān)鍵困難點的突破，降低項目風(fēng)險。

本次國微思爾芯白皮書《高密原型驗證系統(tǒng)解決方案》主要分析了用戶在進(jìn)行大規(guī)模SoC設(shè)計原型驗證過程中在全局時鐘及復(fù)位同步，大規(guī)模設(shè)計分割以及高速接口和先進(jìn)Memory控制器IP驗證等方面遇到的困難，并提出了相應(yīng)的解決方案來幫助用戶來克服這些困難。

三大核心問題

Main Point

大規(guī)模設(shè)計分割挑戰(zhàn)及解決方案

Partition

由于大規(guī)模復(fù)雜SoC設(shè)計規(guī)模龐大，把設(shè)計映射到多個FPGA組成的網(wǎng)絡(luò)（也稱設(shè)計分割）是大規(guī)模原型系統(tǒng)實現(xiàn)過程中必不可少的重要環(huán)節(jié)。然而大規(guī)模設(shè)計分割也給用戶的原型驗證帶來了不少的難題。

全局時鐘及復(fù)位方案挑戰(zhàn)及解決方案

Clock reset

全局時鐘和復(fù)位的解決方案是構(gòu)建一個大規(guī)模復(fù)雜SoC原型驗證系統(tǒng)首先要考慮的問題。SoC原型驗證系統(tǒng)需要保證系統(tǒng)的全局時鐘和復(fù)位能夠同步的送到原型驗證系統(tǒng)的每一個FPGA節(jié)點，這是大規(guī)模SoC原型驗證系統(tǒng)能夠正常工作的先決條件。隨著用戶的SoC設(shè)計規(guī)模的增大，對原型驗證系統(tǒng)的全局時鐘和復(fù)位的同步方案的要求也會變得復(fù)雜。

高速接口和先進(jìn)Memory控制器驗證方案

Speed bridge

大規(guī)模復(fù)雜SoC設(shè)計原型驗證時一些高速接口，如PCIe Gen3/Gen4接口，對應(yīng)的PCIe控制器IP在FPGA里跑的速度都很低，無法對接外部實際PCIe主機或者設(shè)備。另外，一些先進(jìn)的Memory控制器IP，如DDR5，LPDDR4/5，HBM2/3缺少FPGA 廠商提供的PHY解決方案，無法在FPGA原型驗證系統(tǒng)中運行起來。遇到這些棘手的問題，有些用戶甚至選擇放棄這些高速接口及Memory IP在原型驗證系統(tǒng)中的驗證，但也因此會給用戶的SoC設(shè)計原型驗證帶來風(fēng)險。

原文標(biāo)題：一文讀懂 I 如何解決高密原型驗證系統(tǒng)的三大核心問題？

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審核編輯：彭菁