電子發(fā)燒友網(wǎng)報(bào)道（文/黃晶晶）國(guó)產(chǎn)EDA廠商芯華章主要發(fā)力數(shù)字芯片驗(yàn)證領(lǐng)域，七大產(chǎn)品系列包括：硬件仿真系統(tǒng)、FPGA原型驗(yàn)證系統(tǒng)、智能場(chǎng)景驗(yàn)證、形式驗(yàn)證、邏輯仿真、系統(tǒng)調(diào)試以及驗(yàn)證云。在最近，芯華章發(fā)布數(shù)字驗(yàn)證調(diào)試系統(tǒng)，這也是為了應(yīng)對(duì)當(dāng)前SoC芯片設(shè)計(jì)的痛點(diǎn)，而做出了創(chuàng)新。

數(shù)字芯片驗(yàn)證調(diào)試有哪些痛點(diǎn)？

在發(fā)布會(huì)現(xiàn)場(chǎng)，來(lái)自行業(yè)的專家學(xué)者、行業(yè)伙伴等也受邀出席，包括合肥市微電子研究院院長(zhǎng)陳軍寧、電子科技大學(xué)電子科學(xué)與工程學(xué)院副教授黃樂(lè)天、中興微電子有線系統(tǒng)部部長(zhǎng)賀志強(qiáng)、平頭哥上海半導(dǎo)體技術(shù)IP驗(yàn)證及軟硬協(xié)同驗(yàn)證負(fù)責(zé)人張?zhí)旆?、燧原科技資深架構(gòu)師鮑敏祺等，他們數(shù)字驗(yàn)證存在的問(wèn)題痛點(diǎn)，以及驗(yàn)證EDA技術(shù)趨勢(shì)等進(jìn)行了分享交流。

談及前端驗(yàn)證面臨的挑戰(zhàn)時(shí)，燧原科技鮑敏祺表示：“一方面芯片驗(yàn)證場(chǎng)景日益復(fù)雜，從單純的功能驗(yàn)證到今天面對(duì)整個(gè)系統(tǒng)級(jí)、場(chǎng)景級(jí)的驗(yàn)證；另一方面，面對(duì)激烈的市場(chǎng)競(jìng)爭(zhēng)，芯片集成規(guī)模不斷擴(kuò)大，研發(fā)周期卻不斷縮短，驗(yàn)證的重要性日益突出?！?br />
中興微賀志強(qiáng)也談及，在質(zhì)量和效率的雙重要求下，很多主觀和客觀的數(shù)據(jù)之間如何佐證，不同的流程、方法、工具之間如何關(guān)聯(lián)，這是驗(yàn)證的痛點(diǎn)問(wèn)題，也希望像芯華章一樣能夠聚焦在驗(yàn)證方面與客戶一同，不僅提供更高性能的工具，也將痛點(diǎn)的解決方案固化到流程當(dāng)中，集成到工具當(dāng)中。

平頭哥上海半導(dǎo)體技術(shù)IP驗(yàn)證及軟硬協(xié)同驗(yàn)證負(fù)責(zé)人張?zhí)旆?，在談到一般調(diào)試工具在應(yīng)用中的挑戰(zhàn)時(shí)提到，debug工具對(duì)于SoC系統(tǒng)的驗(yàn)證作用，比如通過(guò)看波形調(diào)試一些問(wèn)題，x-propagation的手段去查X態(tài)的傳播問(wèn)題，再比如調(diào)試performance，做一些performance方面的分析，希望有一些圖形化的呈現(xiàn)。但現(xiàn)有debug功能實(shí)際上并沒(méi)有或者并不及時(shí)滿足客戶的這種業(yè)務(wù)需求。

“也就是說(shuō)，在實(shí)際應(yīng)用中，各個(gè)芯片的產(chǎn)品調(diào)試特征不同，對(duì)調(diào)試會(huì)產(chǎn)生非常多樣化的細(xì)分需求。因此我們希望能夠在國(guó)產(chǎn)EDA工具里面看到一些開(kāi)放的接口，便于進(jìn)行二次開(kāi)發(fā)。比如說(shuō)讀取波形，讀取仿真信息，對(duì)數(shù)據(jù)庫(kù)進(jìn)行一些調(diào)整等等，這樣的話就可以幫助客戶或者幫助用戶快速的去構(gòu)建自己的系統(tǒng)和平臺(tái)，提高生產(chǎn)效率?！彼f(shuō)道。

調(diào)試debug的重要性與三大供需落差

根據(jù)EDA業(yè)界的分析，在整個(gè)設(shè)計(jì)驗(yàn)證流程中，驗(yàn)證占70%的工作量，其中調(diào)試debug占比40%。

芯華章科技研發(fā)副總裁林揚(yáng)淳表示，在驗(yàn)證的流程中，包括prototyping 、emulation、simulation、Formal verification等等都需要調(diào)試。debug在其中穿針引線、綜合資料，包括波形、覆蓋率等等，然后加以分析，進(jìn)而達(dá)到有效率的調(diào)試和診斷。就算是非調(diào)試的場(chǎng)景，客戶也常常利用debug tool來(lái)檢視和理解整個(gè)設(shè)計(jì)，包括designtopology等。因此，在整個(gè)設(shè)計(jì)驗(yàn)證的流程中，debug是不可欠缺、無(wú)法替代的。

如此重要的debug調(diào)試，在供需之間存在極大的落差，可以從三方面加以闡釋。

林揚(yáng)淳分析，一是缺乏創(chuàng)新。人工智慧、機(jī)器學(xué)習(xí)和云計(jì)算已是不可逆的趨勢(shì)。而目前市面上的產(chǎn)品卻甚少掌握。

其次是資料的碎片化、凌亂甚至矛盾。點(diǎn)、步驟之間常常需要translation，例如EDIF Netlist之間的轉(zhuǎn)換。這不僅耗時(shí)，更容易出錯(cuò)。造成如此現(xiàn)象最根本的原因，就是缺乏整體性的規(guī)劃，僅憑商業(yè)并購(gòu)，將不同公司的工具拼湊在一起造成的。

再者，設(shè)計(jì)日新月異，規(guī)模和復(fù)雜度不斷增加，因而對(duì)debug產(chǎn)品在performance方面的要求也在不斷提高。

面對(duì)目前在驗(yàn)證調(diào)試方面的挑戰(zhàn)，芯華章采取了上層的application和底層foundation，齊頭并進(jìn)、全新建構(gòu)的策略，開(kāi)發(fā)出統(tǒng)一的database、GUI、Parser甚至debug等等，讓上層的application，比如emulation、simulation、Formal verification、prototyping等等，都能糅合在一起。對(duì)各類設(shè)計(jì)在不同的場(chǎng)景下，都可以提供定制化的驗(yàn)證解決方案，也就是我們的FusionVerify Platform。

芯華章基于創(chuàng)新架構(gòu)的數(shù)字驗(yàn)證調(diào)試系統(tǒng)：昭曉Fusion Debug

誠(chéng)然，在數(shù)字芯片驗(yàn)證調(diào)試方面，芯華章傾聽(tīng)到客戶們的痛點(diǎn)需求，在充分定位需求、積極投入研發(fā)之后，芯華章正式發(fā)布基于創(chuàng)新架構(gòu)的數(shù)字驗(yàn)證調(diào)試系統(tǒng)——昭曉Fusion Debug。

該系統(tǒng)基于芯華章自主開(kāi)發(fā)的調(diào)試數(shù)據(jù)庫(kù)和開(kāi)放接口，可兼容產(chǎn)業(yè)現(xiàn)有解決方案，提供完善的生態(tài)支持，并具備易用性、高性能等特點(diǎn)，能夠幫助工程師簡(jiǎn)化困難的調(diào)試任務(wù)，有效解決難度不斷上升的設(shè)計(jì)和驗(yàn)證挑戰(zhàn)。

芯華章科技軟件研發(fā)總監(jiān)黃世杰表示，相比于國(guó)際主流數(shù)字波形格式，芯華章的昭曉Fusion DebugTM 采用完全自研的高性能數(shù)字波形格式XEDB。該波形格式借助創(chuàng)新的數(shù)據(jù)格式和架構(gòu)，具備高性能、高容量、高波形壓縮比等特點(diǎn)，其提供的高效編碼和壓縮方案，在實(shí)際測(cè)試中可以帶來(lái)比國(guó)際主流數(shù)字波形格式超8倍的壓縮率。

與其它商業(yè)波形格式相比，XEDB的讀寫速度快至3倍，并支持分布式架構(gòu)，可充分利用多臺(tái)機(jī)器的物理資源來(lái)提升整體系統(tǒng)的性能，實(shí)測(cè)中表現(xiàn)出的波形寫入速度可以比單機(jī)模式提高5倍以上，這對(duì)復(fù)雜的軟硬件協(xié)同驗(yàn)證與調(diào)試至關(guān)重要。

在提供完整調(diào)試解決方案的同時(shí)，昭曉Fusion DebugTM由創(chuàng)新的設(shè)計(jì)推理引擎和高性能分析引擎提供動(dòng)力，能夠支持統(tǒng)一且高性能的編譯，快速加載仿真結(jié)果和信號(hào)顯示，輕松進(jìn)行信號(hào)連接跟蹤和根本原因分析。

根據(jù)實(shí)際項(xiàng)目數(shù)據(jù)顯示，在完整的設(shè)計(jì)及原理圖模塊化加載中，昭曉Fusion DebugTM 的速度比其他商用EDA工具快至5倍，能滿足大規(guī)模SoC 設(shè)計(jì)調(diào)試的需求，并大大提高了驗(yàn)證效率，從而加速芯片設(shè)計(jì)創(chuàng)新。

芯片設(shè)計(jì)規(guī)模化和智能化，需要EDA的創(chuàng)新

近年來(lái)，芯片設(shè)計(jì)的規(guī)模越來(lái)越大，摩爾定律逐漸走向極限，芯片驗(yàn)證的難度也隨之提高。在談到下一代設(shè)計(jì)驗(yàn)證工具時(shí)，陳軍寧與黃樂(lè)天均從不同角度指出，下一代EDA工具需要增強(qiáng)工具間的融合以及更智能化，在減少人力投入的同時(shí)，進(jìn)一步充分利用機(jī)器學(xué)習(xí)、云計(jì)算等創(chuàng)新技術(shù)，從而提高芯片驗(yàn)證與設(shè)計(jì)效率。

黃樂(lè)天還認(rèn)為，以chiplet為代表的新一代集成電路的設(shè)計(jì)方法學(xué)在不斷迭代，那么我們的驗(yàn)證上有沒(méi)有驗(yàn)證方法學(xué)跟這種新的設(shè)計(jì)方法學(xué)進(jìn)行配合。chiplet的設(shè)計(jì)空間增加了一個(gè)新的維度，在目前這種新的設(shè)計(jì)規(guī)模越來(lái)越大，軟件結(jié)合越來(lái)越緊密的情況下，新的驗(yàn)證方法學(xué)或者說(shuō)驗(yàn)證工具上還有很大的改進(jìn)和整合的空間。