RM新时代网站-首页

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Verilog的塊語句

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2022-05-18 10:29 ? 次閱讀

1. 塊語句有兩種,一種是 begin-end 語句, 通常用來標(biāo)志()執(zhí)行的語句;一種是 fork-join 語句,通常用來標(biāo)志()執(zhí)行的語句。

答案:順序,并行

解析:

(1)begin_end順序塊,用于將多條語句組成順序塊,語句按順序一條一條執(zhí)行(除了帶有內(nèi)嵌延遲控制的非阻塞賦值語句),每條語句的延遲時間是相對于由上一條語句的仿真時間而言;

(2)fork-join并行塊,塊內(nèi)語句同時執(zhí)行。

2. 塊語句,下面這段語句中,第 40 時刻上,A、B 的值各是多少?


reg A;reg B;initial begin    fork        begin            A = 1;            #20 A = 0;    #30A=1;            #50 A = 0;        end        begin            B = 1;            #20 B = 0;            #30 B = 1;            #50 B = 0;        end    joinend

答案:A = 0,B = 0

解析:

塊語句有兩種,begin...end 和 fork...join,其中 fork...join 是并行塊,begin...end 是順序執(zhí)行塊,可以相互嵌套。

上面,兩個 begin...end 之間是并行的,而各自 begin...end 內(nèi)部是順序執(zhí)行,A 和 B 的賦值邏輯是一樣的,所以要么都是 1,要么都是 0。

按照順序執(zhí)行,A 前 20 個時間單位是 1,然后持續(xù) 30 個時間單位的 0,所以 40 時刻是 0,同理 B 也是 0。

8a8e643e-d648-11ec-bce3-dac502259ad0.png

審核編輯 :李倩


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • Verilog
    +關(guān)注

    關(guān)注

    28

    文章

    1351

    瀏覽量

    110074

原文標(biāo)題:Verilog 的塊語句 fork...join 和 begin...end

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏

    評論

    相關(guān)推薦

    Verilog 與 ASIC 設(shè)計的關(guān)系 Verilog 代碼優(yōu)化技巧

    Verilog與ASIC設(shè)計的關(guān)系 Verilog作為一種硬件描述語言(HDL),在ASIC設(shè)計中扮演著至關(guān)重要的角色。ASIC(Application Specific Integrated
    的頭像 發(fā)表于 12-17 09:52 ?92次閱讀

    Verilog 測試平臺設(shè)計方法 Verilog FPGA開發(fā)指南

    Verilog測試平臺設(shè)計方法是Verilog FPGA開發(fā)中的重要環(huán)節(jié),它用于驗證Verilog設(shè)計的正確性和性能。以下是一個詳細(xì)的Verilog測試平臺設(shè)計方法及
    的頭像 發(fā)表于 12-17 09:50 ?120次閱讀

    Verilog與VHDL的比較 Verilog HDL編程技巧

    Verilog 與 VHDL 比較 1. 語法和風(fēng)格 VerilogVerilog 的語法更接近于 C 語言,對于有 C 語言背景的工程師來說,學(xué)習(xí)曲線較平緩。它支持結(jié)構(gòu)化編程,代碼更直觀,易于
    的頭像 發(fā)表于 12-17 09:44 ?113次閱讀

    如何自動生成verilog代碼

    介紹幾種自動生成verilog代碼的方法。
    的頭像 發(fā)表于 11-05 11:45 ?287次閱讀
    如何自動生成<b class='flag-5'>verilog</b>代碼

    Verilog HDL的基礎(chǔ)知識

    本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識,重點介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務(wù)語法知識。
    的頭像 發(fā)表于 10-24 15:00 ?339次閱讀
    <b class='flag-5'>Verilog</b> HDL的基礎(chǔ)知識

    FPGA Verilog HDL有什么奇技巧?

    reg 變量,因為 initial 是不可綜合的,只能在仿真環(huán)境中使用,用于初始化寄存器、內(nèi)存或執(zhí)行仿真期間的其他任務(wù)。 但在 FPGA 設(shè)計中,可以使用默認(rèn)賦值或者使用有條件的賦值語句來為 reg
    發(fā)表于 09-12 19:10

    鴻蒙TypeScript入門學(xué)習(xí)第6天:【條件語句

    條件語句用于基于不同的條件來執(zhí)行不同的動作。 TypeScript 條件語句是通過一條或多條語句的執(zhí)行結(jié)果(True 或 False)來決定執(zhí)行的代碼。
    的頭像 發(fā)表于 04-01 13:51 ?751次閱讀
    鴻蒙TypeScript入門學(xué)習(xí)第6天:【條件<b class='flag-5'>語句</b>】

    verilog調(diào)用模塊端口對應(yīng)方式

    Verilog中的模塊端口對應(yīng)方式,并提供示例代碼和詳細(xì)解釋,以幫助讀者更好地理解和應(yīng)用。 首先,我們來了解一下Verilog中的模塊和模塊端口。一個Verilog模塊被定義為包含一組聲明和
    的頭像 發(fā)表于 02-23 10:20 ?1745次閱讀

    verilog中repeat必須用begin和end嗎

    Verilog中,repeat語句不需要使用begin和end。repeat語句是一種循環(huán)控制語句,允許重復(fù)執(zhí)行一個代碼
    的頭像 發(fā)表于 02-23 10:14 ?1187次閱讀

    assign語句和always語句的用法

    Assign語句和Always語句是在硬件描述語言(HDL)中常用的兩種語句,用于對數(shù)字電路建模和設(shè)計。Assign語句用于連續(xù)賦值,而Always
    的頭像 發(fā)表于 02-22 16:24 ?2530次閱讀

    verilog中initial和always的區(qū)別

    Verilog是一種硬件描述語言(HDL),用于設(shè)計和模擬數(shù)字電路。在Verilog中,關(guān)鍵字initial和always都是用于描述電路行為的特殊語句。它們被用來生成仿真模型,并控制模擬器的啟動
    的頭像 發(fā)表于 02-22 16:09 ?2827次閱讀

    verilog中for循環(huán)是串行執(zhí)行還是并行執(zhí)行

    的for循環(huán)也是并行執(zhí)行的。 Verilog中的for循環(huán)可以用來實現(xiàn)重復(fù)的操作,例如在一個時鐘周期中對多個電路進行操作。在循環(huán)內(nèi)部,多個語句可以同時執(zhí)行,而不受循環(huán)次數(shù)的限制。這種并行執(zhí)行的機制使得Verilog在硬件設(shè)計中非
    的頭像 發(fā)表于 02-22 16:06 ?2902次閱讀

    verilog function函數(shù)的用法

    Verilog 是一種硬件描述語言 (HDL),主要用于描述數(shù)字電子電路的行為和結(jié)構(gòu)。在 Verilog 中,函數(shù) (Function) 是一種用于執(zhí)行特定任務(wù)并返回一個值的可重用代碼。函數(shù)在
    的頭像 發(fā)表于 02-22 15:49 ?5526次閱讀

    單片機if是什么語句

    單片機中的if語句是一種條件語句,用于根據(jù)不同的條件執(zhí)行不同的代碼。在程序執(zhí)行過程中,條件語句用來決定是否執(zhí)行特定的代碼段。在單片機編程中,if
    的頭像 發(fā)表于 01-05 14:04 ?1756次閱讀

    單片機中for語句的運用

    單片機中的for語句是一種常見的循環(huán)控制結(jié)構(gòu),用于重復(fù)執(zhí)行一段代碼,可以簡化程序的編寫和減少代碼量。本文將詳細(xì)介紹單片機中for語句的運用。 一、for語句的基本結(jié)構(gòu)和功能 for
    的頭像 發(fā)表于 01-05 14:02 ?2399次閱讀
    RM新时代网站-首页