一、ZYNQ基本結(jié)構(gòu)

ZYNQ7000系列分為Artix-7 Kintex-7 Virtex-7

二、ZYNQ7020 分為PS端、PL端

PS: 處理系統(tǒng) （Processing System) , 就是與 FPGA 無關(guān)的 ARM 的 SOC 的部分。

PL: 可編程邏輯 (Progarmmable Logic), 就是 FPGA 部分。

ZYNQ7020的整體架構(gòu)如下圖所示

Zynq 就是兩大功能塊，PS 部分和 PL 部分， 說白了，就是 ARM 的 SOC 部分，和 FPGA部分。其中，PS 集成了兩個(gè) ARM Cortex-A9 處理器，AMBA互連，內(nèi)部存儲(chǔ)器，外部儲(chǔ)器接口和外設(shè)。這些外設(shè)主要包括 USB 總線接口，以太網(wǎng)接口，SD/SDIO 接口，I2C 總線接口，CAN 總線接口，UART 接口，GPIO 等。

三、PS和PL互聯(lián)技術(shù)

3.1、ZYNQ作為首款將高性能ARM Cortex-A9系列處理器與高性能FPGA在單芯片內(nèi)緊密結(jié)合的產(chǎn)品，為了實(shí)現(xiàn)ARM處理器和FPGA之間的高速通信和數(shù)據(jù)交互

3.2、發(fā)揮 ARM 處理器和 FPGA的性能優(yōu)勢，需要設(shè)計(jì)高效的片內(nèi)高性能處理器與 FPGA 之間的互聯(lián)通路。本節(jié)，我們就將主要介紹 PS 和 PL 的連接，讓用戶了解 PS 和 PL 之間連接的技術(shù)。

3.3、在具體設(shè)計(jì)中我們往往不需要在連接這個(gè)地方做太多工作，我們加入 IP 核以后，系統(tǒng)會(huì)自動(dòng)使用 AXI 接口將我們的 IP 核與處理器連接起來，我們只需要再做一點(diǎn)補(bǔ)充就可以了。

AXI 全稱 Advanced eXtensible Interface，是 Xilinx 從 6 系列的 FPGA 開始引入的一個(gè)接口協(xié)議，主要描述了主設(shè)備和從設(shè)備之間的數(shù)據(jù)傳輸方式。在 ZYNQ 中繼續(xù)使用，版本是 AXI4，所以我們經(jīng)常會(huì)看到 AXI4.0，ZYNQ 內(nèi)部設(shè)備都有 AXI 接口。

3.4、其實(shí) AXI 就是 ARM 公司提出的AMBA（Advanced Microcontroller Bus Architecture）的一個(gè)部分，是一種高性能、高帶寬、低延遲的片內(nèi)總線，也用來替代以前的 AHB 和 APB 總線。

AXI 協(xié)議主要描述了主設(shè)備和從設(shè)備之間的數(shù)據(jù)傳輸方式，主設(shè)備和從設(shè)備之間通過握手信號(hào)建立連接。當(dāng)從設(shè)備準(zhǔn)備好接收數(shù)據(jù)時(shí)，會(huì)發(fā)出 READY 信號(hào)。當(dāng)主設(shè)備的數(shù)據(jù)準(zhǔn)備好時(shí)，會(huì)發(fā)出和維持 VALID 信號(hào)，表示數(shù)據(jù)有效。數(shù)據(jù)只有在 VALID 和 READY 信號(hào)都有效的時(shí)候才開始傳輸。當(dāng)這兩個(gè)信號(hào)持續(xù)保持有效，主設(shè)備會(huì)繼續(xù)傳輸下一個(gè)數(shù)據(jù)。

3.5、主設(shè)備可以撤銷VALID 信號(hào)，或者從設(shè)備撤銷 READY 信號(hào)終止傳輸。AXI 的協(xié)議如圖，T2 時(shí)，從設(shè)備的 READY信號(hào)有效，T3 時(shí)主設(shè)備的 VILID 信號(hào)有效，數(shù)據(jù)傳輸開始。

信號(hào)有效，T3 時(shí)主設(shè)備的 VILID 信號(hào)有效，數(shù)據(jù)傳輸開始。

四、ZYNQ 芯片內(nèi)部用硬件實(shí)現(xiàn)了 AXI 總線協(xié)議，包括 9 個(gè)物理接口，分別為 AXI-GP0~AXIGP3，AXI-HP0~AXI-HP3，AXI-ACP 接口。

1、AXI_ACP 接口，是 ARM 多核架構(gòu)下定義的一種接口，中文翻譯為加速器一致性端口，用來管理 DMA 之類的不帶緩存的 AXI 外設(shè)，PS 端是 Slave 接口。2、AXI_HP 接口，是高性能/帶寬的 AXI3.0 標(biāo)準(zhǔn)的接口，總共有四個(gè)，PL 模塊作為主設(shè)備連接。主要用于 PL 訪問 PS 上的存儲(chǔ)器（DDR 和 On-Chip RAM）3、AXI_GP接口，是通用的AXI接口，總共有四個(gè)，包括兩個(gè)32位主設(shè)備接口和兩個(gè)32位從設(shè)備接口

可以看到，ARM只有兩個(gè) AXI-GP 是 Master Port，即主機(jī)接口，其余 7 個(gè)口都是 Slave Port（從機(jī)接口）。主機(jī)接口具有發(fā)起讀寫的權(quán)限，ARM 可以利用兩個(gè) AXI-GP 主機(jī)接口主動(dòng)訪問 PL 邏輯，其實(shí)就是把 PL 映射到某個(gè)地址，讀寫 PL 寄存器如同在讀寫自己的存儲(chǔ)器。其余從機(jī)接口就屬于被動(dòng)接口，接受來自 PL 的讀寫，逆來順受。

4.1、這 9 個(gè) AXI 接口性能也是不同的。GP 接口是 32 位的低性能接口，理論帶寬600MB/s，而 HP 和 ACP 接口為 64 位高性能接口，理論帶寬 1200MB/s。

4.2、有人會(huì)問，為什么高性能接口不做成主機(jī)接口呢？這樣可以由 ARM 發(fā)起高速數(shù)據(jù)傳輸。答案是高性能接口根本不需要 ARM CPU 來負(fù)責(zé)數(shù)據(jù)搬移，真正的搬運(yùn)工是位于 PL 中的 DMA 控制器。

4.3、位于 PS 端的 ARM 直接有硬件支持 AXI 接口，而 PL 則需要使用邏輯實(shí)現(xiàn)相應(yīng)的 AXI 協(xié)議。Xilinx 在 Vivado 開發(fā)環(huán)境里提供現(xiàn)成 IP 如 AXI-DMA，AXI-GPIO，AXI-Dataover, AXI-Stream 都實(shí)現(xiàn)了相應(yīng)的接口，使用時(shí)直接從 Vivado 的 IP 列表中添加即可實(shí)現(xiàn)相應(yīng)的功能。下圖為 Vivado 下的各種 DMA IP：

下面為幾個(gè)常用的 AXI 接口 IP 的功能介紹：

4.4、AXI協(xié)議嚴(yán)格的講是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，當(dāng)多個(gè)外設(shè)需要互相交互數(shù)據(jù)時(shí)，我們需要加入一個(gè)AXI Interconnect模塊，也就是AXI互聯(lián)矩陣，

4.5、作用是提供將一個(gè)或多個(gè) AXI 主設(shè)備連接到一個(gè)或多個(gè) AXI 從設(shè)備的一種交換機(jī)制（有點(diǎn)類似于交換機(jī)里面的交換矩陣）。

4.6、這個(gè) AXI Interconnect IP 核最多可以支持 16 個(gè)主設(shè)備、 16 個(gè)從設(shè)備，如果需要更多的接口，可以多加入幾個(gè) IP 核。

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五、內(nèi)部鏈接

ZYNQ 內(nèi)部的 AXI 接口設(shè)備就是通過互聯(lián)矩陣的的方式互聯(lián)起來的，既保證了傳輸數(shù)據(jù)的高效性，又保證了連接的靈活性。

Xilinx 在 Vivado 里我們提供了實(shí)現(xiàn)這種互聯(lián)矩陣的 IP 核axi_interconnect，我們只要調(diào)用就可以。

六、引腳分配

ZYNQ7020是400腳封裝，從官網(wǎng)的文檔，可以看出ZYNQ7020的引腳分配

PS端的引腳包括BANK500、BANK501、BANK502、

PL端引腳包括 BANK13（部分包含）BANK35、BANK34

下面這張圖，更加形象

七、上面的部分，并沒有把引腳講的很清楚，這里看官方手冊(cè)，有如下描述

意思是，PS端的引腳數(shù)量是固定的，并且不能分配給PL端使用，最多有54個(gè)引腳可以連接到PS端，

他們可以軟件編程連接ps的內(nèi)部外設(shè)或者靜態(tài)內(nèi)存控制器

八、MIO概述

MIO的功能是將從PS外設(shè)和靜態(tài)內(nèi)存接口的訪問,復(fù)用到配置寄存器中定義的PS引腳。在PS端最多有54針被用以IOP(I/O Peripheral )和靜態(tài)內(nèi)存接口

下表4顯示了可以映射不同外設(shè)引腳的位置。圖2顯示了MIO模塊的框圖。

如果超過了54個(gè)引腳個(gè)數(shù)的其它I/O功能是設(shè)計(jì)必須的，那他可以通過PL端，路由到與這些功能相關(guān)聯(lián)的I/O引腳

這個(gè)特性被稱為可擴(kuò)展多路復(fù)用I/O (EMIO)。

九、MIO、EMIO和AXI_GPIO的關(guān)系

ZYNQ7000中與PS相連的引腳包含MIO、EMIO和AXI_GPIO三種類型。

1、MIO直接掛在PS上，而EMIO與PL相連，PS通過PL調(diào)用EMIO。MIO共有54bit，EMIO共有64bit。

MIO管腳是固定的，而EMIO需要通過管腳約束文件進(jìn)行分配。MIO、EMIO管腳號(hào)均通過實(shí)際原理圖查找。

2、AXI_GPIO是通過AXI總線掛在PS上的GPIO，一般通過調(diào)用IP核實(shí)現(xiàn)，如PS通過AXI_Uartlite調(diào)用PL端資源。

而EMIO在Block Design文件上表現(xiàn)為PS上的一個(gè)引出接口。

十、PS-PL MIO-EMIO信號(hào)和接口

由于MIO引腳的數(shù)量有限，MIO是I/O外圍連接的基礎(chǔ)?？梢攒浖幊蘄O信號(hào)路由到MIO引腳。也可以通過EMIO接口將I/O外圍信號(hào)路由到PL端，

這非常有用，用來PS獲得更多的設(shè)備引腳（PL端引腳），或者允許一個(gè)PS端外設(shè)的一個(gè)引腳路由到PL的內(nèi)部IP邏輯端口，如圖2

十一、啟動(dòng)流程

12.1、啟動(dòng)模式

12.2、啟動(dòng)階段

12.3、階段0：Stage-0 Boot (BootROM)

12.4、階段1：FSBL（First Stage Bootloader ）

FSBL（第一階段引導(dǎo)加載程序）在BootROM之后啟動(dòng)，這個(gè)BootROM將FSBL加載到OCM（On-Chip Memory ），

FSBL負(fù)責(zé)下面的幾項(xiàng)工作

FSBL流程圖

下圖是一個(gè)簡單的FSBL流程圖:

12.5、第二階段啟動(dòng)流程：Second Stage Bootloader

第二階段引導(dǎo)加載程序是可選的，并由用戶設(shè)計(jì)。

Zynq-7000 AP SoC BootROM加載程序需要引導(dǎo)映像頭，它加載單個(gè)分區(qū)，通常是FSBL。引導(dǎo)映像的其余部分由FSBL加載和處理。

xilinx提供了一個(gè)名為Bootgen的實(shí)用程序(用來創(chuàng)建一個(gè)適合ROM或Fash的引導(dǎo)映像)。它通過構(gòu)建所需的引導(dǎo)頭、

附加描述以下分區(qū)的表并將輸入數(shù)據(jù)文件(ELF文件、FPGA bit流和其他二進(jìn)制文件)處理到分區(qū)來創(chuàng)建映像。

12.6、Boot Image 格式

12.7、下圖顯示了Zynq-7000 AP SoC Linux引導(dǎo)映像分區(qū)的示例。

審核編輯：劉清