芯片設(shè)計(jì)可謂是人類歷史上最細(xì)微也是最宏大的工程。它要求把上千億的晶體管集成到不到指甲蓋大小的面積上，這其中 EDA 工具的作用不可或缺。它于芯片設(shè)計(jì)就如同編輯文檔需要的 Office 軟件，是電子工程師設(shè)計(jì)電路、分析電路和生成電路的重要途徑。

如今，在電子產(chǎn)品愈發(fā)小型化、集成化的趨勢(shì)下，芯片正在從系統(tǒng)芯片（SoC）向系統(tǒng)級(jí)封裝（SiP）的設(shè)計(jì)方法過渡，以往只在消費(fèi)電子中應(yīng)用的封裝技術(shù)，現(xiàn)已逐漸滲透拓展至工業(yè)控制、智能汽車、云計(jì)算、醫(yī)療電子等諸多新興領(lǐng)域。對(duì)于 SiP 市場的迅速崛起，Cadence 公司產(chǎn)品市場總監(jiān)孫自君在接受《半導(dǎo)體行業(yè)觀察》采訪的時(shí)候發(fā)表了自己的觀點(diǎn)。

SiP是趨勢(shì)也是挑戰(zhàn)

采用 SiP 的封裝形式，固然滿足了廠商對(duì)于產(chǎn)品集成化、開發(fā)成本以及研發(fā)周期之間的權(quán)衡，但同時(shí)也給芯片設(shè)計(jì)帶來了全新的挑戰(zhàn)。在這種情況下，如何簡化 SiP 的設(shè)計(jì)過程將成為推動(dòng)對(duì)系統(tǒng)級(jí)封裝（SiP）芯片技術(shù)需求的關(guān)鍵能力。

從整體流程來看，SiP 于 EDA 而言，其最重要的影響是設(shè)計(jì)方法的改變。一個(gè)完整的設(shè)計(jì)流程與工具支持是簡化產(chǎn)品開發(fā)工作的重要條件。因此，工具對(duì)于未來技術(shù)可擴(kuò)展性、向下兼容性以及數(shù)據(jù)交換的標(biāo)準(zhǔn)化都是必要的考量點(diǎn)。

由于電子產(chǎn)品小型化、緊湊化需求迫切，工程師在進(jìn)行芯片設(shè)計(jì)時(shí)，不再僅需要考慮電性設(shè)計(jì)，電與熱的交互設(shè)計(jì)也要被重視，這包括了熱感知設(shè)計(jì)方法，E-T Co-simulation 工具的使用。Cadence 針對(duì)目前 SiP 設(shè)計(jì)方式所存在的固有局限性，提供了一套自動(dòng)化、整合的、可信賴并可反復(fù)采用的工藝以滿足無線和消費(fèi)產(chǎn)品不斷提升的性能需求。

標(biāo)準(zhǔn)化的商業(yè)模型是SiP發(fā)展的前提

SiP的封裝形式對(duì)標(biāo)準(zhǔn)化提出了新的要求。SiP 的封裝形式對(duì)標(biāo)準(zhǔn)化提出了新的要求。與傳統(tǒng)的硬 Hard IP layout 或 Soft IP netlist 相比，Chiplet 憑借更高的靈活度、更高性能以及更低的成本成為集成封裝的最佳選擇。然而在設(shè)計(jì)方案中采用多個(gè) Chiplet 進(jìn)行布局和驗(yàn)證，這對(duì)于 IC 設(shè)計(jì)團(tuán)隊(duì)和封裝設(shè)計(jì)人員來說都是不可忽視的難題。在這種情況下，擴(kuò)展以支持多個(gè) Chiplet 的設(shè)計(jì)工具和方法對(duì)于項(xiàng)目的成敗變得舉足輕重。

目前雖然已經(jīng)有許多用 Chiplet 來構(gòu)建和設(shè)計(jì)的產(chǎn)品，但是其中的大部分工作還是要依靠人工完成。也就是說在現(xiàn)在的條件下，幾乎所有基于 Chiplet 的設(shè)計(jì)還都需要在垂直集成 IDM （垂直整合制造）的公司中完成。而若想讓基于 Chiplet 的架構(gòu)向主流市場擴(kuò)展，使 Chiplet 變得廣泛可用，業(yè)界還需要制定一個(gè)標(biāo)準(zhǔn)化的商業(yè)模型，并且建立 Chiplet 標(biāo)準(zhǔn)的開發(fā)技術(shù)和設(shè)計(jì)文檔編制。包括 I-O 間距、通信接口和相應(yīng)的產(chǎn)業(yè)技術(shù)標(biāo)準(zhǔn)的適用性、low power/low BER、low latency 還有 Tool kit 與設(shè)計(jì)參考 PDK。

當(dāng)設(shè)計(jì)一個(gè)系統(tǒng)級(jí)芯片時(shí)，傳統(tǒng)的方法需要通過從不同的 IP 供應(yīng)商中購買一些 IP，軟核（代碼）或硬核（版圖），然后結(jié)合自研的模塊，集成為一個(gè) SoC，最后在某個(gè)芯片工藝節(jié)點(diǎn)上完成芯片設(shè)計(jì)和生產(chǎn)的完整流程。而未來，這種基于標(biāo)準(zhǔn)化的 Chiplet 架構(gòu)允許設(shè)計(jì)人員直接應(yīng)用 IP，而無需考慮其不同的工藝節(jié)點(diǎn)或技術(shù)，如模擬、數(shù)字或混合信號(hào)。這意味著設(shè)計(jì)師可以專注于設(shè)計(jì)所帶來的功能實(shí)現(xiàn)或價(jià)值提升。

EDA—SiP產(chǎn)業(yè)的關(guān)鍵一環(huán)

設(shè)計(jì)與仿真流程的進(jìn)一步融合將是產(chǎn)業(yè)抓住市場機(jī)會(huì)的重要先機(jī)。一套經(jīng)過多個(gè)業(yè)界領(lǐng)先的廠商共同探討的完整設(shè)計(jì)流程，將從數(shù)字 IC、模擬和混合信號(hào)設(shè)計(jì)、先進(jìn)封裝三個(gè)方向切入的設(shè)計(jì)體系。

目前在整個(gè) IC 封裝生態(tài)系統(tǒng)方面，幾乎所有大型半導(dǎo)體代工廠都提供了先進(jìn)封裝的版本。這種通過采用參考流程和 PDK 的新方式可以用合理的成本推動(dòng)新的產(chǎn)業(yè)的升級(jí)，為芯片封裝市場打開了新的思路。Cadence 自 2007 就已洞察到這一趨勢(shì)，并推出了業(yè)界第一套完整的 3D IC 全流程設(shè)計(jì)工具，協(xié)助業(yè)界進(jìn)行 3D IC 設(shè)計(jì)。當(dāng)前已經(jīng)有許多知名廠商借助 Cadence 所提供的 EDA 工具設(shè)計(jì)和制造的產(chǎn)品被廣泛應(yīng)用于消費(fèi)電子領(lǐng)域。

隨著全球電子化進(jìn)程的開展，市場對(duì)于 SiP 封裝需求必將呈現(xiàn)爆發(fā)式增長，而 EDA 工具作為芯片設(shè)計(jì)的重要工具，其在功能支持方面也亟待創(chuàng)新與迭代。

具體而言，Cadence 認(rèn)為未來 EDA 工具的升級(jí)將圍繞三個(gè)方面展開：

一、系統(tǒng)架構(gòu)：設(shè)計(jì)規(guī)劃，局部優(yōu)化，全局最佳化、功能管理

二、設(shè)計(jì)互連：頂層 Netlist、布局規(guī)劃、RDL、Interposer、Die Stackplanning and Layout

三、功能驗(yàn)證：On/off chip SI、PI、EM、IR、Electrical-Thermal、CMP、Step Height、Local Planarity、Physical Verificationand Test，and DRC

當(dāng)然，作為業(yè)界領(lǐng)先的 EDA 企業(yè)，Cadence 也將順應(yīng)主流趨勢(shì)，從產(chǎn)品性能出發(fā)，進(jìn)一步幫助客戶解決在芯片設(shè)計(jì)方面的難題，以加速產(chǎn)品上市時(shí)間。

審核編輯 黃昊宇