JK觸發(fā)器也稱為通用可編程觸發(fā)器，因?yàn)槭褂闷銳、K輸入具有預(yù)置和清除功能，它可以模仿任何其它觸發(fā)器的功能。

JK觸發(fā)器是對(duì)SR觸發(fā)器的修改，它沒(méi)有非法狀態(tài)。其中J輸入類似于SR觸發(fā)器的SET輸入，K輸入類似于SR觸發(fā)器的RESET輸入，其符號(hào)如下所示：

邏輯圖

如上所述，JK觸發(fā)器是SR觸發(fā)器的修改版本，所以它的邏輯圖如下圖所示，它是由三輸入NAND門組成，取代SR觸發(fā)器中的兩輸入NAND門，輸入S和R被J和K取代。

JK觸發(fā)器的設(shè)計(jì)是這樣的，一個(gè)三輸入NAND門是J，時(shí)鐘信號(hào)和來(lái)自Q'的反饋信號(hào)，另一個(gè)三輸入NAND門是K，時(shí)鐘信號(hào)以及來(lái)自Q的反饋信號(hào)。這種布置消除了SR觸發(fā)器的不確定狀態(tài)。

工作過(guò)程如下：

情況1：當(dāng)輸入J和K均為低電平時(shí)，Q返回其先前的狀態(tài)值，即它保存先前的數(shù)據(jù)。當(dāng)向JK觸發(fā)器施加時(shí)鐘脈沖并且J輸入為低電平時(shí)，無(wú)論其他與非門如何，與非門1的輸出變?yōu)楦唠娖?。同樣，如果K輸入為低電平，則與非門2的輸出也為高電平。因此，輸出保持在相同的狀態(tài)，即觸發(fā)器狀態(tài)沒(méi)有變化。

情況2：當(dāng)J為低電平且K為高電平時(shí)，觸發(fā)器將處于復(fù)位狀態(tài)，即Q = 0，Q' = 1。當(dāng)向JK觸發(fā)器施加時(shí)鐘脈沖并且輸入J為低電平且K為高電平時(shí)，連接到J輸入端的NAND門的輸出變?yōu)?，然后Q變?yōu)?0。這將再次將觸發(fā)器重置為之前的狀態(tài)狀態(tài)。所以觸發(fā)器將處于復(fù)位狀態(tài)。

情況3：當(dāng)J為高電平且K為低電平時(shí)，觸發(fā)器將處于置位狀態(tài)，即Q = 1，Q' = 0。當(dāng)向JK觸發(fā)器施加時(shí)鐘脈沖并且輸入J為高電平且K為低電平時(shí)，連接到K輸入端的NAND門的輸出變?yōu)?。然后Q'變?yōu)?，這會(huì)將觸發(fā)器設(shè)置為高電平時(shí)鐘輸入。因此觸發(fā)器將處于SET狀態(tài)。

情況 4：當(dāng)輸入J和K都為高電平時(shí)，觸發(fā)器處于Toggle狀態(tài)，這意味著輸出將補(bǔ)充先前的狀態(tài)。

JK觸發(fā)器的真值表如下所示：

JK觸發(fā)器的競(jìng)態(tài)條件(Race Around Condition)

對(duì)于JK觸發(fā)器的高輸入，只有較低的與非門由相互互補(bǔ)的輸出(即Q和Q')觸發(fā)。因此，當(dāng)高輸入連接到觸發(fā)器時(shí)，在任何時(shí)刻，一個(gè)門被啟用，另一個(gè)門將被禁用。如果上門處于禁用狀態(tài)，它會(huì)將觸發(fā)器驅(qū)動(dòng)到SET狀態(tài)，稍后當(dāng)下門啟用時(shí)，它將驅(qū)動(dòng)觸發(fā)器到RESET狀態(tài)，從而會(huì)導(dǎo)致輸出切換。這將導(dǎo)致JK觸發(fā)器中出現(xiàn)競(jìng)態(tài)條件(Race Around Condition)。

如何避免競(jìng)態(tài)條件

可以通過(guò)將時(shí)鐘開(kāi)啟時(shí)間設(shè)置為小于觸發(fā)器的傳播延遲來(lái)避免競(jìng)態(tài)條件，其實(shí)這可以通過(guò)邊沿觸發(fā)來(lái)實(shí)現(xiàn)。

通過(guò)使觸發(fā)器在一個(gè)時(shí)鐘周期內(nèi)進(jìn)行切換。這個(gè)概念是在主從JK觸發(fā)器中引入的。

主從JK觸發(fā)器

主從JK觸發(fā)器是一種“同步”器件，它允許數(shù)據(jù)隨時(shí)鐘信號(hào)的時(shí)序傳遞。主從觸發(fā)器由兩個(gè)串聯(lián)的時(shí)鐘觸發(fā)器組成，它們將輸入與輸出隔離，因此稱為“主從”。主從JK觸發(fā)器除了消除普通JK觸發(fā)器的競(jìng)態(tài)問(wèn)題外，還可以模仿SR觸發(fā)器、時(shí)鐘觸發(fā)器、D觸發(fā)器和Toggle觸發(fā)器的功能。因?yàn)樗鼜挠|發(fā)器的Q 和 Q' 輸出反饋到主觸發(fā)器，而主觸發(fā)器的輸出作為輸入之一連接到從觸發(fā)器。

當(dāng)時(shí)鐘輸入為高電平時(shí)，主觸發(fā)器處于活動(dòng)狀態(tài)，從觸發(fā)器處于非活動(dòng)狀態(tài)。根據(jù)輸入，主觸發(fā)器的輸出被置位或復(fù)位，而從觸發(fā)器的輸出不變，因此它保持在先前的狀態(tài)。隨著從觸發(fā)器在低時(shí)鐘輸入下激活，從觸發(fā)器的輸出發(fā)生變化。當(dāng)時(shí)鐘為高電平時(shí)，主觸發(fā)器的輸出被擱置，因?yàn)樵诖似陂g從器件處于非活動(dòng)狀態(tài)。當(dāng)時(shí)鐘為低電平時(shí)，主觸發(fā)器的輸出被從觸發(fā)器看到并將它們傳遞給輸出。從觸發(fā)器的輸出是主從觸發(fā)器的最終輸出。最終輸出在時(shí)鐘脈沖結(jié)束時(shí)可用。

主從JK觸發(fā)器是兩個(gè)SR觸發(fā)器的級(jí)聯(lián)組合，其反饋從從器件的輸出到主器件的輸入，其電路如下圖所示：

正時(shí)鐘脈沖被施加到主觸發(fā)器，它們?cè)谑┘拥綇挠|發(fā)器之前被反轉(zhuǎn)，即主觸發(fā)器在正轉(zhuǎn)換期間有效，而從觸發(fā)器在負(fù)轉(zhuǎn)換期間有效。在時(shí)鐘的上升沿期間，來(lái)自輸入J和K的數(shù)據(jù)被傳遞到主觸發(fā)器并保持在那里直到時(shí)鐘出現(xiàn)下降沿。然后將數(shù)據(jù)或信息傳遞給從觸發(fā)器，在這里收集輸出。

帶有兩個(gè)JK觸發(fā)器的主從JK觸發(fā)器的符號(hào)表示如下所示。

主從JK觸發(fā)器的真值表以及預(yù)設(shè)和清除輸入如下所示：

當(dāng)時(shí)鐘輸入為低電平時(shí)，主觸發(fā)器的兩個(gè)輸入即J和K輸入對(duì)主從觸發(fā)器的輸出沒(méi)有影響。

當(dāng)時(shí)鐘輸入為高時(shí)：

如果 J 低且 K 低：狀態(tài)沒(méi)有變化。

如果 J 為低且 K 為高：主從觸發(fā)器將處于復(fù)位狀態(tài)。

如果 J 為高且 K 為低：主從觸發(fā)器將處于置位狀態(tài)。

如果 J 高且 K 高：切換狀態(tài)。

時(shí)序圖如下所示：

輸入脈沖的寬度可以小于或大于觸發(fā)器的傳播延遲，它不影響輸出狀態(tài)。但是如果不違反建立和保持時(shí)間，時(shí)鐘上升沿時(shí)刻的J和K輸入值會(huì)影響主從觸發(fā)器的輸出狀態(tài)。

主要應(yīng)用

JK觸發(fā)器是數(shù)字電子產(chǎn)品中使用最廣泛的觸發(fā)器之一，這是因?yàn)樗鼈兊耐ㄓ每删幊烫匦?，其一些主要?yīng)用包括：

移位寄存器

分頻器

開(kāi)關(guān)應(yīng)用

并行數(shù)據(jù)傳輸

串行數(shù)據(jù)傳輸

二進(jìn)制計(jì)數(shù)器

序列檢測(cè)器

總結(jié)

JK觸發(fā)器是數(shù)字電路觸發(fā)器中的一種典型的電路單元，具有置0、置1、保持和翻轉(zhuǎn)功能。在各類集成觸發(fā)器電路中，JK觸發(fā)器的功能最為齊全。而在實(shí)際應(yīng)用中，它不僅有很強(qiáng)的通用性，而且能靈活地轉(zhuǎn)換其它類型的觸發(fā)器，因此其應(yīng)用是非常的廣泛。