優(yōu)秀的 Verilog/FPGA開(kāi)源項(xiàng)目介紹（三十四）- PDM音頻接口設(shè)計(jì)及信號(hào)處理

緒論

今天介紹幾個(gè)與PDM接口相關(guān)的開(kāi)源項(xiàng)目。

FPGA使用Delta-sigma ADC實(shí)現(xiàn)PDM音頻輸出

https://github.com/Elrori/Delta-sigma-ADC-verilog

https://www.jianshu.com/p/f5e17ee2fd25

介紹

整個(gè)方案實(shí)現(xiàn)的原理主要是將PDM輸出到FPGA管腳然后經(jīng)過(guò)低通濾波接到比較器負(fù)端，Digital Filter換成累加器，就變成了真正的1-Bit ADC?？梢粤炕?a href="http://hljzzgx.com/analog/" target="_blank">模擬比較器正端電平。參考見(jiàn)下圖：

License

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PDM-MIC信號(hào)處理

https://github.com/Hoi-Jeon/Verilog-for-Mic-in-Matrix-Creator

這個(gè)項(xiàng)目的目的是研究其接收來(lái)自 8 個(gè)PDM 麥克風(fēng)的信號(hào)處理的 FPGA 代碼。這個(gè)代碼的結(jié)構(gòu)如下：

測(cè)試結(jié)構(gòu)：

仿真結(jié)果：

pcm2pdm-example

https://github.com/kazkojima/pcm2pdm-example

https://github.com/kazkojima/pdmmic-example

這兩個(gè)項(xiàng)目都是kazkojima大神帶來(lái)的項(xiàng)目，都是PDM-MIC的信號(hào)處理，同時(shí)有詳細(xì)的設(shè)計(jì)過(guò)程：

https://tomverbeure.github.io/2020/12/20/Design-of-a-Multi-Stage-PDM-to-PCM-Decimation-Pipeline.html

包括仿真設(shè)計(jì)等。

icebreaker-verilog-examples

https://github.com/icebreaker-fpga/icebreaker-verilog-examples

這是一個(gè)基于Lattice iCE40UP5k FPGA的開(kāi)發(fā)板（極其經(jīng)典）。

介紹

初識(shí)Lattice iCE40UP5k FPGA就是通過(guò)這個(gè)板卡，小巧及強(qiáng)大的開(kāi)源板卡，其自帶的開(kāi)源工程極其豐富，鏈接就是這個(gè)板卡及類(lèi)似板卡的參考項(xiàng)目。

其中PDM相關(guān)文件夾就是我們需要的項(xiàng)目，其他項(xiàng)目也很基礎(chǔ)，也適合學(xué)習(xí)。

axi_pdm

https://github.com/Pieter-Berteloot/PYNQ_Video_overlay/tree/1010a7a2a32e0a1c246423989b5acbfcf45a4eab/boards/ip/d_axi_pdm_1.2

介紹

基于BD設(shè)計(jì)目前在國(guó)內(nèi)流行還是比較廣的，所以這個(gè)項(xiàng)目就是我們需要的-一個(gè)基于AXI總線的IP值得學(xué)習(xí)。

catena-riscv32-fpga

https://github.com/mcci-catena/catena-riscv32-fpga

RISC-V這么火，怎么能沒(méi)有音頻，這個(gè)項(xiàng)目就是用在RISC-V系統(tǒng)里的音頻IP，詳細(xì)的地址如下：

https://github.com/mcci-catena/catena-riscv32-fpga/tree/master/hw/src/lib/pdm_audio

其他

https://github.com/JAMBD/ice_pdm

總結(jié)

今天介紹的基于PDM項(xiàng)目，分為實(shí)現(xiàn)和處理兩部分。