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為什么要設(shè)置process node

ruikundianzi ? 來源:全棧芯片工程師 ? 作者:Chiptist ? 2022-10-25 18:00 ? 次閱讀

最近產(chǎn)品類文章寫得偏多,回歸下技術(shù)文章,最近有朋友在問:

沒有qrcTechfile文件,用captable可以不?

沒有指定process node可以不?

13b092ac-485c-11ed-a3b6-dac502259ad0.png

先看第二問題,為什么要設(shè)置process node:

例:setDesignMode -process 40

setDesignMode 
[-help] 
[-reset] 
[-addPhysicalCell {hier | flat}]
[-congEffort {low|medium|high|auto}]
[-dual_rail_via_pitch min_via_pitch min_filler_via_pitch cell_boundary_spacing]
[-earlyClockFlow {true|false}]
[-expressRoute {true|false}]
[-flowEffort {express|standard|extreme}]
[-ignore_followpin_vias {true|false}]
[-pessimisticMode {true|false}]
[-powerEffort {none|low|high}] 
[-process integer]
[-slackWeighting {unityWeighting|viewBasedWeighting}]

隨著先進(jìn)工藝已經(jīng)進(jìn)入到3nm階段,EDA工具對(duì)Delay計(jì)算的準(zhǔn)確度變得十分具有挑戰(zhàn)性,Cadence設(shè)置如下表參數(shù),通過setDesignMode -process 40可以直接全局配置Cadence相關(guān)參數(shù)為40nm模式,增強(qiáng)避免多次配置,同時(shí)提高了RC提取精度。

13de1e7a-485c-11ed-a3b6-dac502259ad0.png

再看第1個(gè)問題。沒有qrcTechfile文件,用captable可以不?

32nm及以上工藝,要么用qrcTechfile文件,要么用captable。

若qrcTechfile和captable都沒有,Innovus會(huì)利用默認(rèn)工藝參數(shù)生成一個(gè)captable,但精度會(huì)差很多。

32nm及以下更先進(jìn)工藝則必須要qrcTechfile。

每個(gè)tech corner都需要一個(gè)對(duì)應(yīng)的captable/qrcTechfile

13f4eb64-485c-11ed-a3b6-dac502259ad0.png





審核編輯:劉清

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原文標(biāo)題:RC抽取工藝文件

文章出處:【微信號(hào):IP與SoC設(shè)計(jì),微信公眾號(hào):IP與SoC設(shè)計(jì)】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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