01—背景

某個多功能芯片Spec要求是使用+/-5V供電，而內(nèi)部部分單元需要用到一些特殊電壓的供電，因此需要設計一個LDO，由于是GaAs pHEMT工藝，只有N-Channel型晶體管，再加之作者主要設計MMIC，本來也沒有什么電源的理論基礎，所以設計不了結(jié)構(gòu)很復雜的LDO。第一版時，僅僅使用了電阻分壓+源極跟隨器的方式，非常簡單，測試功能也是正常的。

但是擔心容易受高低溫、工藝波動等因素影響，所以第二版時，就異想天開地改了個結(jié)構(gòu)，增加了負反饋，自以為能改善電源性能：

電源一共有三路，其中+5V生成了一路+1V/5mA輸出，-5V生成了一路-4V/15mA和一路-3V/5mA輸出。完整的原理圖如下圖所示，排列是從上到下依次+5V,GND,-5V，打叉的是濾波電容（實際上沒有加）：

02—問題

測試件單獨加-5V時，電壓電流都在正常范圍內(nèi)，單加+5V時，電流1~2mA，好像也沒啥問題。如果同時加上±5V，雖然電流也在正常范圍內(nèi)，但如果用萬用表筆測GND和-3V網(wǎng)絡，會發(fā)現(xiàn)電壓劇烈波動，同時-5V的供電電流也在8~18mA范圍內(nèi)波動。

（左）+5V/2mA（中）-5V10mA（右）無關

開始以為是萬用表表筆引入了外界干擾，直到后來用示波器看到了+5V/GND/+1V的網(wǎng)絡上存在明顯的振蕩波形！例如下圖是某一次在測試件的GND上看到的波形，大概有150mVpp@24.7MHz：

經(jīng)過反復測試確認，外接電源用的導線不同方式擺放或纏繞時，振蕩幅度或者頻率會變化，由于測試板做得很粗糙，僅僅是將所有IO PAD鍵合到PCB上，外圍完全沒有放置任何電源濾波電容，所以懷疑與此相關，于是給PCB上的±5V對地分別添加了一個10uF的電解電容，振蕩消失。

03—分析

事后，開始在網(wǎng)上瘋狂搜索LDO穩(wěn)定性相關的文章，找教程學習環(huán)路穩(wěn)定性相關的仿真，在ADS中使用AC仿真，在反饋路徑中注入擾動信號，掃頻分析得到環(huán)路的增益和相位特性，即Bode圖

上圖中的元件參數(shù)和下面的仿真結(jié)果都是通過仿真嘗試得到的，使結(jié)果與實際情況接近。其中電感是模擬的外接電纜、PCB走線、鍵合線在內(nèi)的寄生電感。

對數(shù)掃頻時的Bode圖如下，增益0dB、相位0（180）deg剛好在25.7MHz附近：

如果通過Bode圖看增益和相位還不是很直觀，那么下面這個輸出電壓隨掃頻信號的變化就非常明顯了：25.7MHz振蕩了。

下面兩張圖與上面基本一致，只是將頻率由對數(shù)坐標軸改為線性坐標軸，便于觀察幾十MHz附近的變化：

去掉環(huán)路仿真的掃頻信號，直接進行Transient仿真，可以看到振蕩波形及其頻譜分布：

在Virtuoso環(huán)境中搭建testbench，在輸出晶體管的柵極上插入了一個電流探頭IPRB0：

使用ADE中的STB仿真計算環(huán)路的頻率響應，它可以自動判斷穿越頻率、增益裕度和相位裕度。

由于Virtuoso的PDK是沒有仿真用的電路模型，這里的模型是我大致參考原ADS PDK的晶體管參數(shù)自定義的VerilogA模型，但是也能得到相似的仿真結(jié)果。下圖是無+5V電源濾波電容時的閉環(huán)特性，顯然28MHz附近發(fā)生了振蕩：

電源輸入增加濾波電容后：

04—結(jié)論

結(jié)論就是吃了沒有電源基礎知識的虧，LDO還是有非常深的門道的，業(yè)余選手要謹慎踩坑……

這里有一個值得思考的問題就是：如果你當前的設計不完美但能工作正常，你是否會考慮一個未知的改進方案？

審核編輯：湯梓紅