Matlab操作ZedBoard+AD9361產(chǎn)生信號

之前我們基于matlab板級支持包在matlab的控制下，利用ZedBoard+AD9361的硬件板卡套裝產(chǎn)生了點(diǎn)頻信號。

今天我們使用ADI在github上提供的HDL源碼來構(gòu)建zedboard+AD9361的vivado工程。

根據(jù)你vivado的版本選擇對應(yīng)的內(nèi)容下載，我們使用的是vivado2021.2，直接下載master即可。

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解壓所下載的文件，使用“.../hdl-master/projects/fmcomms2/zed”文件路徑下的system_project.tcl文件來構(gòu)建工程。

但是在構(gòu)建工程之前，需要先編譯庫文件，具體需要編譯哪些庫可以通過打開該路徑下的Makefile查看：



打開vivado，在tcl命令框內(nèi)輸入cd d:/hdl-master/library/axi_ad9361，然后再運(yùn)行 source ./axi_ad9361_ip.tcl，或者點(diǎn)擊“tools”->“run tcl script”找到axi_ad9361_ip.tcl進(jìn)行編譯庫文件，等待編譯完成。 接著繼續(xù)用同樣的方法編譯Makefile中列出的其他IP，所有IP編譯完成后執(zhí)行： cd d:/hdl-master/projects/fmcomms2/zed， 然后運(yùn)行source ./system_project.tcl開始編譯生成vivado工程。



放大看一下AD9361核的連線：



在構(gòu)建工程的過程中需要注意的地方：

1，HDL源碼下載的版本需要與你安裝的vivado版本一致。

2，其中用到的路徑需要和你放文件的路徑一致，并且需要注意路徑中斜杠的方向，與電腦復(fù)制的路徑斜杠方向不一樣；

3，若在構(gòu)建時(shí)報(bào)錯(cuò)，可以查看log看那里出錯(cuò)，很大可能是還有哪些IP沒有編譯。

4，若你想生成更高版本的vivado工程，可以先構(gòu)建完成后再升版本。

審核編輯：劉清