隨著集成電路工藝尺寸的不斷降低，靜態(tài)功耗在總功耗中所占的比例越來越大，甚至是主要位置（65nm工藝下，某些情況下靜態(tài)功耗占總功耗的50%）。 在實(shí)際的電路中存在著各種寄生效應(yīng)，產(chǎn)生各種漏電流，帶來靜態(tài)功耗。

隨著低功耗技術(shù)的不斷發(fā)展，可以采用晶體管堆棧、電源門控、多閾值CMOS、電源電壓縮放以及襯底偏壓調(diào)節(jié)等技術(shù)來減少電路的漏電功耗。

一、襯底偏壓技術(shù)

先簡(jiǎn)單回顧下MOSFET的導(dǎo)通過程。

當(dāng)Vg從0V開始上升的時(shí)候，p襯底中的多子空穴會(huì)被趕離柵區(qū)從而留下負(fù)電荷（空穴無法移動(dòng)，實(shí)際上是電子的移動(dòng)，電子從襯底被抽取上來，與p型半導(dǎo)體中的受主雜質(zhì)例如硼結(jié)合，使得共價(jià)鍵飽和，既沒有可移動(dòng)的電子，也沒有可移動(dòng)的空穴）； 此時(shí)柵極與襯底構(gòu)成電容器的兩極，因此襯底上負(fù)電荷的量和柵上正電荷的量相同； 由于p型半導(dǎo)體中是多子空穴導(dǎo)電，最終在p型襯底中形成一個(gè)多子耗盡的區(qū)域即耗盡層；

隨著Vg增加，耗盡層寬度以及，氧化物和硅界面處的電勢(shì)也增加； 這時(shí)結(jié)構(gòu)類似兩個(gè)電容串聯(lián)：柵氧化層電容（Cox，這是一個(gè)固定電容，Cox = εox/dox）和耗盡層電容（Cdep，這是一個(gè)可變電容，Cdep = εdep/ddep，ddep耗盡層寬度會(huì)增加）；

當(dāng)Vg進(jìn)一步增加的時(shí)候，源漏之間的柵氧下就形成了載流子溝道； 形成溝道所對(duì)應(yīng)的Vg成為閾值電壓Vth；

Vth通常定義為界面的電子濃度等于p型襯底的多子濃度時(shí)的柵壓； Vth有如下表達(dá)式：

其中Qdep是耗盡層的電荷；

以上討論都是假設(shè)襯底和源端是接地的，如果NMOS的襯底電壓Vb比源端電壓Vg小的時(shí)候會(huì)發(fā)生什么情況。

假設(shè)Vs=Vd=0，Vg略小于Vth使得柵下形成耗盡層但是還沒有反型層形成。 當(dāng)Vb變得更負(fù)的時(shí)候，將會(huì)有更多的空穴被吸引到襯底，同時(shí)留下大量的負(fù)電荷，耗盡層變得更寬了，由Vth的表達(dá)式可知，閾值電壓是耗盡層電荷總數(shù)的函數(shù)，因?yàn)樵诜葱椭?，柵上的電荷是等于耗盡層電荷的。

因此，隨著Vb的下降，Qd增加，Vth也增加。 這稱為反向襯底偏置或者體效應(yīng)，可以表達(dá)為如下公式：

而閾值電壓的增大，可以降低晶體管的漏電流，這種低功耗技術(shù)就稱為反向襯底偏置技術(shù)。

上述討論同時(shí)適用于PMOS，區(qū)別在于，對(duì)于PMOS來說，襯底加正偏壓，Vsb < 0時(shí)閾值電壓會(huì)增大。

二、襯底偏壓的版圖實(shí)現(xiàn)

對(duì)于單阱工藝（Nwell）而言，所有NMOS的襯底都是接在一起的，因此我們無法給不同器件的P襯底分別供電。 但是對(duì)于PMOS而言，它們的Nwell其實(shí)是可以提供不同于VDD的電位的（有的標(biāo)準(zhǔn)單元庫(kù)是可以給Nwell單獨(dú)供電的），另外標(biāo)準(zhǔn)單元的Nwell并不是連續(xù)的，而是一排一排的。

無法實(shí)現(xiàn)襯底偏置

提供襯底連接的pin，VBN和VBP

三、自適應(yīng)襯底偏壓調(diào)節(jié)技術(shù)

晶體管的漏電流有多種組成，如下圖所示：

而各種漏電流隨襯底偏置電壓的變化趨勢(shì)也并不相同，單調(diào)的施加襯底偏置電壓并不一定會(huì)減小總體的靜態(tài)功耗。

有研究表明，當(dāng)處于關(guān)斷狀態(tài)的晶體管所產(chǎn)生的亞閾值電流等于帶到帶遂穿電流時(shí)，器件的總體漏電流達(dá)到最小值，此時(shí)所對(duì)應(yīng)的襯底偏壓值就是最佳值。

因此，可以設(shè)計(jì)出一個(gè)電路，該電路能夠自動(dòng)將襯底偏置電壓調(diào)整至當(dāng)前條件下（不同溫度、電壓、工藝）的最佳值。 這個(gè)電路一般被稱之為Body Bias Generator。

關(guān)于襯底偏壓技術(shù)在設(shè)計(jì)中的實(shí)現(xiàn)，有很多地方需要特別關(guān)注。

四、襯底偏壓對(duì)亞閾值電流的影響

此前我們一直假設(shè)當(dāng)Vgs下降到低于Vth時(shí)，MOSFET就會(huì)突然關(guān)斷，實(shí)際上當(dāng)Vgs小于Vth時(shí)，一個(gè)微弱的反型層是存在的，并且存在一些源漏電流，這種現(xiàn)象被稱作亞閾值導(dǎo)電。

MOS的亞閾值特性如下圖，當(dāng)Vgs小于Vth時(shí)，漏電流Id并不為0，那么在包含數(shù)百萬門的大規(guī)模集成電路中，亞閾值電流就會(huì)帶來顯著的功耗。 因此設(shè)計(jì)電路的時(shí)候必須考慮這個(gè)因素，閾值電壓必須在合理的范圍內(nèi)，以確保柵壓零偏的時(shí)候亞閾值電流不至于過大。

下圖給出來NMOS施加不同的體源電壓時(shí)，亞閾值電流的特性； Vgs一定時(shí)，當(dāng)襯底反偏，即Vb小于0，Vbs < 0的時(shí)候，Id呈指數(shù)級(jí)下降。

五、FD-SOI與襯底偏置

FD-SOI，F(xiàn)ully Depleted Silicon OnIsulation，全耗盡絕緣體上硅器件，主要應(yīng)用在汽車電子、軍事和航空航天等領(lǐng)域。

SOI器件中，氧化層埋層隔離了襯底和頂層硅薄膜層，器件就做在頂層的硅薄層中。

在體CMOS中，各種寄生電容非常多； 而在SOICMOS中，器件依靠氧化物隔離，隔離效果更好； 并且由于阱之間是不接觸的，因此不存在漏電和閂鎖效應(yīng)。

對(duì)于FD-SOI器件，它并不是通過調(diào)整溝道摻雜濃度來調(diào)節(jié)閾值電壓，因?yàn)镕D-SOI器件的氧化埋層很薄，只有20nm； 這么薄的氧化埋層，可以當(dāng)做是FD-SOI的第二個(gè)柵氧化層，襯底就是柵極（類似FIN-FET的結(jié)構(gòu)）。

所以只需要調(diào)節(jié)背面偏置電壓，就可以獲得不同的閾值電壓。