在我工程生涯的早期，我認(rèn)為并行通信通常比串行通信更可取。我很欣賞同時(shí)移動(dòng)所有 8 個(gè)（或 16 個(gè)或 32 個(gè)...）數(shù)據(jù)位的簡(jiǎn)單性和效率，使用一個(gè)或兩個(gè)控制信號(hào)進(jìn)行握手，并且不需要精心設(shè)計(jì)的同步方案。

不過(guò)，不久之后，流行的數(shù)字通信協(xié)議（ UART、SPI、I2C等）使用串行接口變得很明顯，而且我還注意到專門應(yīng)用程序的高級(jí)協(xié)議支持串行傳輸。盡管微控制器和中央處理器單元 (CPU)需要并行數(shù)據(jù)來(lái)進(jìn)行內(nèi)部存儲(chǔ)、檢索和處理操作，但這意味著串行通信涉及額外的序列化和反序列化硬件。

SerDes 是空間到時(shí)間到空間的轉(zhuǎn)換。并行數(shù)據(jù)同時(shí)傳輸?shù)加貌煌奈锢砘ミB，串行數(shù)據(jù)共享相同的物理空間但占用不同的時(shí)間時(shí)刻（圖 1）。

圖 1. 顯示序列化和反序列化的示例圖。

考慮到所有這些，讓我們看一下并行數(shù)據(jù)傳輸?shù)木窒扌?，然后我將討論一些重要?SerDes 概念。

為什么串行通信優(yōu)先于并行通信？

并行傳輸?shù)囊粋€(gè)更直接的缺點(diǎn)是涉及的導(dǎo)體數(shù)量。如果您仍在 8 位世界中工作，相對(duì)于簡(jiǎn)單的同步數(shù)據(jù)傳輸?shù)暮锰?，使用大量互連似乎是合理的；然而，隨著總線寬度擴(kuò)展到 16 位或 32 位范圍，PCB 布局任務(wù)變得越來(lái)越低效和難以管理。當(dāng)您不僅要將數(shù)據(jù)從一個(gè)組件移動(dòng)到另一個(gè)組件，還要將數(shù)據(jù)從一個(gè) PCB 移動(dòng)到另一個(gè)時(shí)，問(wèn)題會(huì)變得更加嚴(yán)重。

此外，這些并行數(shù)據(jù)線中的每一條都不僅僅是布局和布線人員所關(guān)心的問(wèn)題。緊密間隔的電線或 PCB 跡線（如圖 2 所示）容易受到串?dāng)_的影響，尤其是數(shù)字信號(hào)的高能邏輯轉(zhuǎn)換特性，并且導(dǎo)體越多，越難以屏蔽環(huán)境電磁干擾 (EMI)。

圖 2. 走線在原理圖中是線時(shí)具有完美的電氣隔離，但在真實(shí)的 PCB 上，它們與附近的走線和平面層電容耦合。

對(duì)于串行，一些互連足以傳輸任何位寬的數(shù)據(jù)字，并且您可以降低偽邏輯轉(zhuǎn)換的可能性，這種邏輯轉(zhuǎn)換會(huì)通過(guò)破壞數(shù)據(jù)或需要重新傳輸來(lái)降低通信質(zhì)量。

從理論上講，并行確實(shí)允許更快的數(shù)據(jù)傳輸，但即使是這種優(yōu)勢(shì)也比最初看起來(lái)更偶然。更長(zhǎng)的跡線或電線意味著信號(hào)將花費(fèi)更多時(shí)間從發(fā)送器傳播到接收器，并且隨著數(shù)據(jù)速率的增加，通過(guò)匹配跡線長(zhǎng)度來(lái)均衡整個(gè)總線的延遲變得更加重要。高速 32 位總線的跟蹤長(zhǎng)度匹配并非微不足道——如果我進(jìn)行布局，這將是支持序列化/反序列化的一個(gè)非常有力的論據(jù)。圖 3 顯示了一個(gè)曲折的示例，如果您需要均衡走線長(zhǎng)度，它會(huì)很有幫助，但在您試圖最小化電路板面積時(shí)就沒(méi)有那么有用了。

高速并行總線的另一個(gè)問(wèn)題是功耗過(guò)大。串行化可以通過(guò)將標(biāo)準(zhǔn)邏輯信號(hào)轉(zhuǎn)換為低壓差分信號(hào)來(lái)降低功耗。

SerDes 是什么？SerDes 功能和特性概述

SerDes 是一個(gè)涉及兩個(gè)獨(dú)立電路塊的過(guò)程：在其基本形式中，串行器將由多個(gè)同步數(shù)字信號(hào)（例如，由微處理器或 ASIC 輸出）表示的數(shù)據(jù)轉(zhuǎn)換為沿一根導(dǎo)體傳輸?shù)倪壿嬰娖降臅r(shí)間序列. 解串器將這種邏輯電平的時(shí)間序列轉(zhuǎn)換回一組沿多條導(dǎo)體同時(shí)傳輸?shù)男盘?hào)。

除了這個(gè)基本功能之外，SerDes 實(shí)現(xiàn)還有各種細(xì)節(jié)和附加功能。

多個(gè)串行導(dǎo)體

并串轉(zhuǎn)換不一定將多根導(dǎo)線壓縮成只有一根導(dǎo)線。更一般地說(shuō)，序列化的目標(biāo)是顯著減少導(dǎo)體的數(shù)量。

首先，單條串行通信線路通常需要兩條物理導(dǎo)體，因?yàn)樵S多串行接口（例如RS-485和USB）使用差分信號(hào)。此外，吞吐量和接口復(fù)雜性之間的最佳平衡可能需要多個(gè)串行通道。例如，在下面圖 4 的框圖中，TI 的 SN65LVDS95?LVDS串行器的數(shù)據(jù)表中，21 位并行數(shù)據(jù)被轉(zhuǎn)換為三個(gè)獨(dú)立的串行輸出流。

圖 4. 數(shù)據(jù)表中 SN65LVDS95 串行器的功能框圖。

如果串行器以特定頻率接收并行字，則它必須提高輸出比特率以使輸出字率與輸入字率相匹配。由于串行傳輸比并行傳輸更適合高位頻率，因此串行化不需要降低吞吐量。如上圖所示，鎖相環(huán) (PLL)可用于根據(jù)并行到串行轉(zhuǎn)換中實(shí)現(xiàn)的壓縮因子來(lái)倍增輸入時(shí)鐘。

與任何數(shù)字通信接口一樣，SerDes 需要一些同步機(jī)制來(lái)確保接收器知道如何采樣和解析傳入的邏輯電平。某些系統(tǒng)（包括上圖中描述的系統(tǒng)）會(huì)隨數(shù)據(jù)一起發(fā)送時(shí)鐘信號(hào)。

解串器也可以從傳入的串行比特流中獲得同步：PLL 可以鎖定比特流并產(chǎn)生采樣時(shí)鐘。但是，如果輸入信號(hào)的轉(zhuǎn)換密度不足，PLL 將會(huì)漂移。例如，傳感器信號(hào)可能在正電源軌處飽和，并被數(shù)字化和串行化為一長(zhǎng)串邏輯高位。為防止與低轉(zhuǎn)換密度相關(guān)的問(wèn)題，您可以將 SerDes 系統(tǒng)與標(biāo)準(zhǔn)（例如 8b/10b）或自制編碼方案相結(jié)合。

將并行數(shù)據(jù)作為串行數(shù)據(jù)傳輸可為您提供物理傳輸選項(xiàng)，否則這些選項(xiàng)將不可行。即使當(dāng)您的所有信號(hào)都位于同一個(gè) PCB 上并且一切都使用普通走線進(jìn)行布線時(shí)，序列化也可以極大地促進(jìn)電路板布局。如果您要在板與板、模塊與模塊或系統(tǒng)與系統(tǒng)之間移動(dòng)數(shù)據(jù)，您可能更愿意使用同軸電纜或光纖鏈路。如果您有序列化數(shù)據(jù)，則可以從普通電線升級(jí)到同軸電纜或光纖。

SerDes 已成為數(shù)字電子產(chǎn)品不可或缺的一部分。使用并行傳輸無(wú)法類似地實(shí)現(xiàn)視頻接口、電信互連和各種其他應(yīng)用所需的極高數(shù)據(jù)速率。

審核編輯：劉清