流式多處理器（Stream Multi-processor，SM）是構(gòu)建整個 GPU的核心模塊（執(zhí)行整個 Kernel Grid），一個流式多處理器上一般同時運行多個線程塊。每個流式多處理器可以視為具有較小結(jié)構(gòu)的CPU，支持指令并行（多發(fā)射）。流式多處理器是線程塊的運行載體，但一般不支持亂序執(zhí)行。每個流式多處理器上的單個Warp以SIMD方式執(zhí)行相同指令。

圖 3-1 流式多處理器在GPU架構(gòu)中的位置（以NVIDIA Tesla架構(gòu)為例，修改自NVIDIA）

3.1 整體微架構(gòu)

圖 3-3是流式多處理器（SM，AMD稱之為計算單元）微架構(gòu)（根據(jù)公開文獻(xiàn)和專利信息綜合獲得）。

流式多處理器按照流水線可以分為SIMT前端和SIMD后端。整個流水線處理劃分為六個階段，包括取指、譯碼、發(fā)射、操作數(shù)傳送、執(zhí)行與寫回。

圖 3-2 GPGPU的流式多處理器結(jié)構(gòu)劃分

SIMD即單指令多數(shù)據(jù)，采用一個控制器來控制多組計算單元（或處理器），同時對一組數(shù)據(jù)（向量）中的每一個數(shù)據(jù)分別執(zhí)行相同的操作從而實現(xiàn)空間并行性計算的技術(shù)。

SIMT即單指令多線程，多個線程對不同的數(shù)據(jù)集執(zhí)行相同指令。SIMT的的優(yōu)勢在于無須把數(shù)據(jù)整理為合適的矢量長度，并且SIMT允許每個線程有不同的邏輯分支。

按照軟件級別，SIMT層面，流式多處理器由線程塊組成，每個線程塊由多個線程束組成；SIMD層面，每個線程束內(nèi)部在同一時間執(zhí)行相同指令，對應(yīng)不同數(shù)據(jù)，由統(tǒng)一的線程束調(diào)度器（Warp scheduler）調(diào)度。

一般意義上的CUDA核，對應(yīng)于流處理器（SP），以計算單元和分發(fā)端口為主組成。

線程塊調(diào)度程序?qū)⒕€程塊分派給 SIMT 前端，線程在流式多處理器上以Warp為單位并行執(zhí)行。

圖 3-3 GPGPU的流式多處理器微架構(gòu)

流式多處理器中的主要模塊包括：

取指單元（I-Fetch）：負(fù)責(zé)將指令請求發(fā)送到指令緩存。并將程序計數(shù)器 (PC)指向下一條指令。

指令緩存（I-Cache）：如來自取指單元的請求在指令緩存中被命中，則將指令傳送給譯碼單元，否則把請求保存在未命中狀態(tài)保持寄存器（MSHR）中。

譯碼單元（Decode）：將指令解碼并轉(zhuǎn)發(fā)至I-Buffer。該單元還將源和目標(biāo)寄存器信息轉(zhuǎn)發(fā)到記分牌，并將指令類型、目標(biāo)地址（用于分支）和其他控制流相關(guān)信息轉(zhuǎn)發(fā)到 SIMT 堆棧。

SIMT 堆棧（SIMT Stack）：SIMT堆棧負(fù)責(zé)管理控制流相關(guān)的指令和提供下一程序計數(shù)器相關(guān)的信息。

記分牌（Scoreboard）：用于支持指令級并行。并行執(zhí)行多條獨立指令時，由記分牌跟蹤掛起的寄存器寫入狀態(tài)避免重復(fù)寫入。

指令緩沖（I-Buffer）：保存所有Warp中解碼后的指令信息。Warp 的循環(huán)調(diào)度策略決定了指令發(fā)射到執(zhí)行和寫回階段的順序。

后端執(zhí)行單元：后端執(zhí)行單元包括CUDA核心（相當(dāng)于ALU）、特殊功能函數(shù)、LD/ST單元、張量核心（Tensor core）。特殊功能單元的數(shù)量通常比較少，計算相對復(fù)雜且執(zhí)行速度較慢。（例如，正弦、余弦、倒數(shù)、平方根）。

共享存儲：除了寄存器文件，流式多處理器也有共享存儲，用于保存線程塊不同線程經(jīng)常使用的公共數(shù)據(jù)，以減少對全局內(nèi)存的訪問頻率。

3.2 取指與譯碼

圖 3-4 GPU執(zhí)行流程（修改自 GPGPU-Sim）

取指-譯碼-執(zhí)行，是處理器運行指令所遵循的一般周期性操作。

取指一般是指按照當(dāng)前存儲在程序計數(shù)器（Program Counter，PC）中的存儲地址，取出下一條指令，并存儲到指令寄存器中的過程。在取指操作結(jié)束時，PC 指向?qū)⒃谙乱粋€周期讀取的下一條指令。

譯碼一般是指將存儲在指令寄存器中的指令解釋為傳輸給執(zhí)行單元的一系列控制信號。

圖 3-5 取指譯碼結(jié)構(gòu)

在GPGPU中，譯碼之后要對指令進(jìn)行調(diào)度，以保證后繼執(zhí)行單元的充分利用。這一調(diào)度通過線程束調(diào)度器（Warp Scheduler）實現(xiàn)。

線程束是為了提高效率打包的線程集合（NVIDIA稱之為Warps，AMD稱為Wavefronts）。在每一個循環(huán)中的調(diào)度單位是Warp，同一個Warp內(nèi)每個線程在同一時刻執(zhí)行相同命令。

取指與譯碼操作過程如下：

取指模塊（I-Fetch）根據(jù)PC指向的指令，從內(nèi)存中獲取到相應(yīng)的指令塊。需要注意的是，在GPGPU中，一般沒有CPU中常見的亂序執(zhí)行。

圖 3-5 取指模塊

1. 指令緩存（I-Cache）讀取固定數(shù)量的字節(jié)（對齊），并將指令位存儲到寄存器中。

2. 對I-Cache的請求會導(dǎo)致命中、未命中或保留失?。≧eservation fail）。保留失敗發(fā)生于未命中保持寄存器 (MSHR) 已滿或指令緩存中沒有可替換的區(qū)塊。不管命中或者未命中，循環(huán)取指都會移向下一Warp。

   在命中的情況下，獲取的指令被發(fā)送到譯碼階段。在未命中的情況下，指令緩存將生成請求。當(dāng)接收到未命中響應(yīng)時，新的指令塊被加載到指令緩存中，然后Warp再次訪問指令緩存。

3. 指令緩沖（I-Buffer）用于從I-Cache中獲取指令后對譯碼后的指令進(jìn)行緩沖。最近獲取的指令被譯碼器譯碼并存儲在 I-Buffer 中的相應(yīng)條目中，等待發(fā)射。

4. 每個 Warp 都至少對應(yīng)兩個 I-Buffer。每個 I-Buffer 條目都有一個有效位（Valid）、就緒位（Ready）和一個存于此 Warp 的已解碼的指令。有效位表示在 I-Buffer 中的該已解碼的指令還未發(fā)射，而就緒位則表示該Warp的已解碼的指令已準(zhǔn)備好發(fā)射到執(zhí)行流水線。

圖 3-4 指令緩沖

當(dāng)Warp內(nèi)的I-Buffer 為空時，Warp以循環(huán)順序訪問指令緩存。（默認(rèn)情況下，會獲取兩條連續(xù)的指令）這時對應(yīng)指令在I-Buffer中的有效位被激活，直到該Warp的所有提取的指令都被發(fā)送到執(zhí)行流水線。

當(dāng)所有線程都已執(zhí)行，且沒有任何未完成的存儲或?qū)Ρ镜丶拇嫫鞯膾炱饘懭耄瑒t Warp 完成執(zhí)行且不再取指。當(dāng)線程塊中的所有Warp都執(zhí)行完成且沒有掛起的操作，標(biāo)記線程塊完成。所有線程塊完成標(biāo)記為內(nèi)核已完成。

相對于CPU，GPU的前端一般沒有亂序發(fā)射，每個核心的尺寸就可以更小，算力更密集。

3.3 發(fā)射

發(fā)射是指令就緒后，從指令緩沖進(jìn)入到執(zhí)行單元的過程。

在（譯碼后的）指令發(fā)射階段，指令循環(huán)仲裁選擇一個Warp，將I-Buffer中的發(fā)射到流水線的后級，且每個周期可從同一Warp發(fā)射多條指令。

所發(fā)射的有效指令應(yīng)符合以下條件：

1. 在Warp里未被設(shè)置為屏障等待狀態(tài)；
2. 在I-Buffer中已被設(shè)置為有效指令（有效位被置為1）；
3. 已通過計分板（Scoreboard）檢查；
4. 指令流水線的操作數(shù)訪問階段處于有效狀態(tài)。

在GPU中，不同的線程束的不同指令，經(jīng)由SIMT堆棧和線程束調(diào)度，選擇合適的就緒的指令發(fā)射。

在發(fā)射階段，存儲相關(guān)指令（Load、Store等）被發(fā)送至存儲流水線進(jìn)行相關(guān)存儲操作。其他指令被發(fā)送至后級SP（流處理器）進(jìn)行相關(guān)計算。