當SoC系統(tǒng)的規(guī)模很大的時候，單片FPGA驗證平臺已經(jīng)無法容納這么多容量，我們將采取將SoC設(shè)計劃分為多個FPGA的映射。理論上，采用FPGA設(shè)計的一個系統(tǒng)對于FPGA的數(shù)量并沒有限制，而且一些FPGA的高手也能夠很順利的將巨大的數(shù)字系統(tǒng)設(shè)計很好的在多片F(xiàn)PGA系統(tǒng)中實現(xiàn)。

但實際在SoC開發(fā)過程中，采用FPGA原型驗證系統(tǒng)平臺的FPGA數(shù)量是有限的，當然一般廠商都號稱可以數(shù)臺級聯(lián)擴展，實現(xiàn)數(shù)百臺FPGA的級聯(lián)，以實現(xiàn)數(shù)百億門的邏輯規(guī)模的驗證平臺。

通常，以下幾點將限制原型驗證系統(tǒng)中FPGA的數(shù)量：

FPGA與FPGA片間連接：隨著設(shè)計被拆分到更多的FPGA上的邏輯映射，F(xiàn)PGA之間的連接通常會增長很多，并且取決于設(shè)計及其分區(qū)方式，片間連接的信號數(shù)量可能會超過給定系統(tǒng)中的可用IO連接，所以高內(nèi)聚、低耦合的分割策略尤為重要。FPGA片間連接受給定系統(tǒng)中可用FPGA之間連接性的限制。

根據(jù)FPGA系統(tǒng)的不同，F(xiàn)PGA片間的連接可以是固定的，也可以在某種程度上是可編程的。克服FPGA間連接的IO數(shù)量瓶頸的一種常見技術(shù)是使用高速引腳復(fù)用方案（TDM），其中多個信號“時間共享”單個IO連接。然而，時域引腳復(fù)用需要高速時鐘，由于FPGA之間物理連接的定時限制，高速時鐘可能會限制系統(tǒng)時鐘速率。

信號傳輸：由于FPGA IO焊盤的上信號交互傳播延遲通常遠長于FPGA內(nèi)的信號傳播延遲，所以FPGA之間的信號傳播通常是整個系統(tǒng)時序關(guān)鍵路徑，直接影響系統(tǒng)時鐘速率。整個板上過多的FPGA到FPGA延遲（包括長的信號穩(wěn)定時間）將減少時序的裕度，并可能限制系統(tǒng)的時鐘速率。由于物理實現(xiàn)，系統(tǒng)中FPGA的數(shù)量越多，信號傳播延時問題就越嚴重，尤其是當信號通過多個連接器和連接介質(zhì)（電纜、其他板）將多個板連接在一起時，接地回路和參考點可能變得無關(guān)緊要。

時鐘分布：多FPGA系統(tǒng)中的時鐘同步對其正常運行至關(guān)重要。具體而言，驅(qū)動來自一個FPGA的時鐘域的信號和來自其他FPGA的時鐘域的信號，這兩個時鐘必須在交換數(shù)據(jù)的FPGA之間具有最小的偏差，以不違反設(shè)置和保持時間，換句話說，不同F(xiàn)PGA上的時鐘必須做到同步。系統(tǒng)隨著FPGA的數(shù)量的增加而變得更大，物理實現(xiàn)上時鐘分布可能變得更難，可接受的偏差實現(xiàn)起來更加困難，尤其是在多個板連接在一起的可擴展系統(tǒng)中。

手動分割不同的FPGA：隨著整個系統(tǒng)中FPGA數(shù)量的增加，分區(qū)變得越來越復(fù)雜，手動分區(qū)可能完全不切實際。如果分區(qū)需要隨著設(shè)計的變化而經(jīng)常修改，這可能會變得特別困難。因此自動分割軟件顯得尤為重要，而自動分割中采取的分割算法的合理性成為一個有競爭的地方。

管理多個FPGA：雖然這個層面不是技術(shù)障礙，但整個原型驗證系統(tǒng)中FPGA越多，整個過程就越繁瑣，需要更大的管理工作量。具體而言，在每次FPGA的設(shè)計迭代中，可能需要重新處理（合成、放置和路由）多個FPGA，并行處理多個FPGA需要軟件工具的多個工具許可證，否則該過程將變成串行的，需要更長的時間才能完成。此外，每個FPGA需要在引腳分配、時序約束、實現(xiàn)文件、修訂控制等方面進行管理，這增加了整個項目工程管理開銷。

審核編輯：劉清