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CRC校驗(yàn)verilog代碼如何生成?

sanyue7758 ? 來源:處芯積律 ? 2023-04-11 09:28 ? 次閱讀

循環(huán)冗余校驗(yàn)碼(CRC),簡稱循環(huán)碼,是一種常用的、具有檢錯(cuò)、糾錯(cuò)能力的校驗(yàn)碼,在早期的通信中運(yùn)用廣泛。循環(huán)冗余校驗(yàn)碼常用于外存儲(chǔ)器和計(jì)算機(jī)同步通信的數(shù)據(jù)校驗(yàn)。

CRC碼存儲(chǔ)或傳送后,在接收方進(jìn)行校驗(yàn)過程,以判斷數(shù)據(jù)是否有錯(cuò),若有錯(cuò)則進(jìn)行糾錯(cuò)。一個(gè)CRC碼一定能被生成多項(xiàng)式整除,所以在接收方對(duì)碼字用同樣的生成多項(xiàng)式相除,如果余數(shù)為0,則碼字沒有錯(cuò)誤;若余數(shù)不為0,則說明某位出錯(cuò),不同的出錯(cuò)位置余數(shù)不同。對(duì)(n,k)碼制,在生成多項(xiàng)式確定時(shí),出錯(cuò)位置和余數(shù)的對(duì)應(yīng)關(guān)系是確定的。

在通信系統(tǒng)中,載荷在進(jìn)行信道編碼前,首先進(jìn)行CRC編碼。在不同的標(biāo)準(zhǔn)中,CRC多項(xiàng)式可能會(huì)有不同。

當(dāng)我們應(yīng)用FPGA進(jìn)行通信系統(tǒng)設(shè)計(jì)時(shí),發(fā)射端數(shù)據(jù)需進(jìn)行CRC校驗(yàn)、信道編碼、加擾、調(diào)制等一系列處理,生成OFDM符號(hào)映射到天線端口,再進(jìn)行模擬調(diào)制到中頻或射頻發(fā)射出去。

通常對(duì)于CRC校驗(yàn),需考慮兩個(gè)因素:一是輸入數(shù)據(jù)位寬;二是CRC生成多項(xiàng)式。

數(shù)據(jù)位寬,根據(jù)系統(tǒng)設(shè)計(jì)需要確定,CRC生成多項(xiàng)式根據(jù)相關(guān)協(xié)議或標(biāo)準(zhǔn)確定。

例如,在5G NR中,CRC生成多項(xiàng)式有以下幾種:

d02499ea-d805-11ed-bfe3-dac502259ad0.png

那么,我們?cè)趺从?a target="_blank">verilog HDL或VHDL代碼去實(shí)現(xiàn)呢?

首先,我們得明白CRC校驗(yàn)的原理,剩下的就是搬磚的事了。

人總是喜歡偷懶,“拿來主義”總是存在,并且甚囂塵上。

于是,熱心的碼農(nóng)們,一邊寫代碼,一邊維護(hù)著各種開源網(wǎng)站,各種技術(shù)博客,各種“號(hào)”。

于是,總有人在默默地為我們付出。

一個(gè)是easics,一個(gè)是outputlogic。

在easics的CRC Generation Tool中,我們選擇好多項(xiàng)式,確定好位寬和輸出語言,于是一個(gè)crc功能的verilog代碼就生成了。

d0396df2-d805-11ed-bfe3-dac502259ad0.png

代碼如下:

////////////////////////////////////////////////////////////////////////////////
// Copyright (C) 1999-2008 Easics NV.
// This source file may be used and distributed without restriction
// provided that this copyright statement is not removed from the file
// and that any derivative work contains the original copyright notice
// and the associated disclaimer.
//
// THIS SOURCE FILE IS PROVIDED "AS IS" AND WITHOUT ANY EXPRESS
// OR IMPLIED WARRANTIES, INCLUDING, WITHOUT LIMITATION, THE IMPLIED
// WARRANTIES OF MERCHANTIBILITY AND FITNESS FOR A PARTICULAR PURPOSE.
//
// Purpose : synthesizable CRC function
//   * polynomial: x^24 + x^23 + x^18 + x^17 + x^14 + x^11 + x^10 + x^7 + x^6 + x^5 + x^4 + x^3 + x^1 + 1
//   * data width: 32
//
// Info : tools@easics.be
//        http://www.easics.com
////////////////////////////////////////////////////////////////////////////////
module CRC24_D32;


  // polynomial: x^24 + x^23 + x^18 + x^17 + x^14 + x^11 + x^10 + x^7 + x^6 + x^5 + x^4 + x^3 + x^1 + 1
  // data width: 32
  // convention: the first serial bit is D[31]
  function [23:0] nextCRC24_D32;


    input [31:0] Data;
    input [23:0] crc;
    reg [31:0] d;
    reg [23:0] c;
    reg [23:0] newcrc;
  begin
    d = Data;
    c = crc;


    newcrc[0] = d[30] ^ d[27] ^ d[23] ^ d[22] ^ d[21] ^ d[20] ^ d[19] ^ d[18] ^ d[17] ^ d[16] ^ d[14] ^ d[10] ^ d[5] ^ d[4] ^ d[3] ^ d[2] ^ d[1] ^ d[0] ^ c[2] ^ c[6] ^ c[8] ^ c[9] ^ c[10] ^ c[11] ^ c[12] ^ c[13] ^ c[14] ^ c[15] ^ c[19] ^ c[22];
    newcrc[1] = d[31] ^ d[30] ^ d[28] ^ d[27] ^ d[24] ^ d[16] ^ d[15] ^ d[14] ^ d[11] ^ d[10] ^ d[6] ^ d[0] ^ c[2] ^ c[3] ^ c[6] ^ c[7] ^ c[8] ^ c[16] ^ c[19] ^ c[20] ^ c[22] ^ c[23];
    newcrc[2] = d[31] ^ d[29] ^ d[28] ^ d[25] ^ d[17] ^ d[16] ^ d[15] ^ d[12] ^ d[11] ^ d[7] ^ d[1] ^ c[3] ^ c[4] ^ c[7] ^ c[8] ^ c[9] ^ c[17] ^ c[20] ^ c[21] ^ c[23];
    newcrc[3] = d[29] ^ d[27] ^ d[26] ^ d[23] ^ d[22] ^ d[21] ^ d[20] ^ d[19] ^ d[14] ^ d[13] ^ d[12] ^ d[10] ^ d[8] ^ d[5] ^ d[4] ^ d[3] ^ d[1] ^ d[0] ^ c[0] ^ c[2] ^ c[4] ^ c[5] ^ c[6] ^ c[11] ^ c[12] ^ c[13] ^ c[14] ^ c[15] ^ c[18] ^ c[19] ^ c[21];
    newcrc[4] = d[28] ^ d[24] ^ d[19] ^ d[18] ^ d[17] ^ d[16] ^ d[15] ^ d[13] ^ d[11] ^ d[10] ^ d[9] ^ d[6] ^ d[3] ^ d[0] ^ c[1] ^ c[2] ^ c[3] ^ c[5] ^ c[7] ^ c[8] ^ c[9] ^ c[10] ^ c[11] ^ c[16] ^ c[20];
    newcrc[5] = d[30] ^ d[29] ^ d[27] ^ d[25] ^ d[23] ^ d[22] ^ d[21] ^ d[12] ^ d[11] ^ d[7] ^ d[5] ^ d[3] ^ d[2] ^ d[0] ^ c[3] ^ c[4] ^ c[13] ^ c[14] ^ c[15] ^ c[17] ^ c[19] ^ c[21] ^ c[22];
    newcrc[6] = d[31] ^ d[28] ^ d[27] ^ d[26] ^ d[24] ^ d[21] ^ d[20] ^ d[19] ^ d[18] ^ d[17] ^ d[16] ^ d[14] ^ d[13] ^ d[12] ^ d[10] ^ d[8] ^ d[6] ^ d[5] ^ d[2] ^ d[0] ^ c[0] ^ c[2] ^ c[4] ^ c[5] ^ c[6] ^ c[8] ^ c[9] ^ c[10] ^ c[11] ^ c[12] ^ c[13] ^ c[16] ^ c[18] ^ c[19] ^ c[20] ^ c[23];
    newcrc[7] = d[30] ^ d[29] ^ d[28] ^ d[25] ^ d[23] ^ d[16] ^ d[15] ^ d[13] ^ d[11] ^ d[10] ^ d[9] ^ d[7] ^ d[6] ^ d[5] ^ d[4] ^ d[2] ^ d[0] ^ c[1] ^ c[2] ^ c[3] ^ c[5] ^ c[7] ^ c[8] ^ c[15] ^ c[17] ^ c[20] ^ c[21] ^ c[22];
    newcrc[8] = d[31] ^ d[30] ^ d[29] ^ d[26] ^ d[24] ^ d[17] ^ d[16] ^ d[14] ^ d[12] ^ d[11] ^ d[10] ^ d[8] ^ d[7] ^ d[6] ^ d[5] ^ d[3] ^ d[1] ^ c[0] ^ c[2] ^ c[3] ^ c[4] ^ c[6] ^ c[8] ^ c[9] ^ c[16] ^ c[18] ^ c[21] ^ c[22] ^ c[23];
    newcrc[9] = d[31] ^ d[30] ^ d[27] ^ d[25] ^ d[18] ^ d[17] ^ d[15] ^ d[13] ^ d[12] ^ d[11] ^ d[9] ^ d[8] ^ d[7] ^ d[6] ^ d[4] ^ d[2] ^ c[0] ^ c[1] ^ c[3] ^ c[4] ^ c[5] ^ c[7] ^ c[9] ^ c[10] ^ c[17] ^ c[19] ^ c[22] ^ c[23];
    newcrc[10] = d[31] ^ d[30] ^ d[28] ^ d[27] ^ d[26] ^ d[23] ^ d[22] ^ d[21] ^ d[20] ^ d[17] ^ d[13] ^ d[12] ^ d[9] ^ d[8] ^ d[7] ^ d[4] ^ d[2] ^ d[1] ^ d[0] ^ c[0] ^ c[1] ^ c[4] ^ c[5] ^ c[9] ^ c[12] ^ c[13] ^ c[14] ^ c[15] ^ c[18] ^ c[19] ^ c[20] ^ c[22] ^ c[23];
    newcrc[11] = d[31] ^ d[30] ^ d[29] ^ d[28] ^ d[24] ^ d[20] ^ d[19] ^ d[17] ^ d[16] ^ d[13] ^ d[9] ^ d[8] ^ d[4] ^ d[0] ^ c[0] ^ c[1] ^ c[5] ^ c[8] ^ c[9] ^ c[11] ^ c[12] ^ c[16] ^ c[20] ^ c[21] ^ c[22] ^ c[23];
    newcrc[12] = d[31] ^ d[30] ^ d[29] ^ d[25] ^ d[21] ^ d[20] ^ d[18] ^ d[17] ^ d[14] ^ d[10] ^ d[9] ^ d[5] ^ d[1] ^ c[1] ^ c[2] ^ c[6] ^ c[9] ^ c[10] ^ c[12] ^ c[13] ^ c[17] ^ c[21] ^ c[22] ^ c[23];
    newcrc[13] = d[31] ^ d[30] ^ d[26] ^ d[22] ^ d[21] ^ d[19] ^ d[18] ^ d[15] ^ d[11] ^ d[10] ^ d[6] ^ d[2] ^ c[2] ^ c[3] ^ c[7] ^ c[10] ^ c[11] ^ c[13] ^ c[14] ^ c[18] ^ c[22] ^ c[23];
    newcrc[14] = d[31] ^ d[30] ^ d[21] ^ d[18] ^ d[17] ^ d[14] ^ d[12] ^ d[11] ^ d[10] ^ d[7] ^ d[5] ^ d[4] ^ d[2] ^ d[1] ^ d[0] ^ c[2] ^ c[3] ^ c[4] ^ c[6] ^ c[9] ^ c[10] ^ c[13] ^ c[22] ^ c[23];
    newcrc[15] = d[31] ^ d[22] ^ d[19] ^ d[18] ^ d[15] ^ d[13] ^ d[12] ^ d[11] ^ d[8] ^ d[6] ^ d[5] ^ d[3] ^ d[2] ^ d[1] ^ c[0] ^ c[3] ^ c[4] ^ c[5] ^ c[7] ^ c[10] ^ c[11] ^ c[14] ^ c[23];
    newcrc[16] = d[23] ^ d[20] ^ d[19] ^ d[16] ^ d[14] ^ d[13] ^ d[12] ^ d[9] ^ d[7] ^ d[6] ^ d[4] ^ d[3] ^ d[2] ^ c[1] ^ c[4] ^ c[5] ^ c[6] ^ c[8] ^ c[11] ^ c[12] ^ c[15];
    newcrc[17] = d[30] ^ d[27] ^ d[24] ^ d[23] ^ d[22] ^ d[19] ^ d[18] ^ d[16] ^ d[15] ^ d[13] ^ d[8] ^ d[7] ^ d[2] ^ d[1] ^ d[0] ^ c[0] ^ c[5] ^ c[7] ^ c[8] ^ c[10] ^ c[11] ^ c[14] ^ c[15] ^ c[16] ^ c[19] ^ c[22];
    newcrc[18] = d[31] ^ d[30] ^ d[28] ^ d[27] ^ d[25] ^ d[24] ^ d[22] ^ d[21] ^ d[18] ^ d[10] ^ d[9] ^ d[8] ^ d[5] ^ d[4] ^ d[0] ^ c[0] ^ c[1] ^ c[2] ^ c[10] ^ c[13] ^ c[14] ^ c[16] ^ c[17] ^ c[19] ^ c[20] ^ c[22] ^ c[23];
    newcrc[19] = d[31] ^ d[29] ^ d[28] ^ d[26] ^ d[25] ^ d[23] ^ d[22] ^ d[19] ^ d[11] ^ d[10] ^ d[9] ^ d[6] ^ d[5] ^ d[1] ^ c[1] ^ c[2] ^ c[3] ^ c[11] ^ c[14] ^ c[15] ^ c[17] ^ c[18] ^ c[20] ^ c[21] ^ c[23];
    newcrc[20] = d[30] ^ d[29] ^ d[27] ^ d[26] ^ d[24] ^ d[23] ^ d[20] ^ d[12] ^ d[11] ^ d[10] ^ d[7] ^ d[6] ^ d[2] ^ c[2] ^ c[3] ^ c[4] ^ c[12] ^ c[15] ^ c[16] ^ c[18] ^ c[19] ^ c[21] ^ c[22];
    newcrc[21] = d[31] ^ d[30] ^ d[28] ^ d[27] ^ d[25] ^ d[24] ^ d[21] ^ d[13] ^ d[12] ^ d[11] ^ d[8] ^ d[7] ^ d[3] ^ c[0] ^ c[3] ^ c[4] ^ c[5] ^ c[13] ^ c[16] ^ c[17] ^ c[19] ^ c[20] ^ c[22] ^ c[23];
    newcrc[22] = d[31] ^ d[29] ^ d[28] ^ d[26] ^ d[25] ^ d[22] ^ d[14] ^ d[13] ^ d[12] ^ d[9] ^ d[8] ^ d[4] ^ c[0] ^ c[1] ^ c[4] ^ c[5] ^ c[6] ^ c[14] ^ c[17] ^ c[18] ^ c[20] ^ c[21] ^ c[23];
    newcrc[23] = d[29] ^ d[26] ^ d[22] ^ d[21] ^ d[20] ^ d[19] ^ d[18] ^ d[17] ^ d[16] ^ d[15] ^ d[13] ^ d[9] ^ d[4] ^ d[3] ^ d[2] ^ d[1] ^ d[0] ^ c[1] ^ c[5] ^ c[7] ^ c[8] ^ c[9] ^ c[10] ^ c[11] ^ c[12] ^ c[13] ^ c[14] ^ c[18] ^ c[21];
    nextCRC24_D32 = newcrc;
  end
  endfunction
endmodule

當(dāng)然,這不是一個(gè)可以直接使用的模塊,還需手動(dòng)改一下格式。

有沒有更完整的CRC生成器呢?

于是outputlogic出場(chǎng)了。只需要兩步,就可以完成。

設(shè)定數(shù)據(jù)位寬,多項(xiàng)式位寬,若針對(duì)特定協(xié)議,例如USB、PCIe等,可直接選好協(xié)議。然后點(diǎn)擊“Apply”,進(jìn)入step2,選擇多項(xiàng)式,生成verilog代碼,完畢!

源代碼如下:

//-----------------------------------------------------------------------------
// Copyright (C) 2009 OutputLogic.com
// This source file may be used and distributed without restriction
// provided that this copyright statement is not removed from the file
// and that any derivative work contains the original copyright notice
// and the associated disclaimer.
//
// THIS SOURCE FILE IS PROVIDED "AS IS" AND WITHOUT ANY EXPRESS
// OR IMPLIED WARRANTIES, INCLUDING, WITHOUT LIMITATION, THE IMPLIED
// WARRANTIES OF MERCHANTIBILITY AND FITNESS FOR A PARTICULAR PURPOSE.
//-----------------------------------------------------------------------------
// CRC module for data[31:0] ,   crc[23:0]=1+x^1+x^3+x^4+x^5+x^6+x^7+x^10+x^11+x^14+x^17+x^18+x^23+x^24;
//-----------------------------------------------------------------------------
module crc(
  input [31:0] data_in,
  input crc_en,
  output [23:0] crc_out,
  input rst,
  input clk);


  reg [23:0] lfsr_q,lfsr_c;


  assign crc_out = lfsr_q;


  always @(*) begin
    lfsr_c[0] = lfsr_q[2] ^ lfsr_q[6] ^ lfsr_q[8] ^ lfsr_q[9] ^ lfsr_q[10] ^ lfsr_q[11] ^ lfsr_q[12] ^ lfsr_q[13] ^ lfsr_q[14] ^ lfsr_q[15] ^ lfsr_q[19] ^ lfsr_q[22] ^ data_in[0] ^ data_in[1] ^ data_in[2] ^ data_in[3] ^ data_in[4] ^ data_in[5] ^ data_in[10] ^ data_in[14] ^ data_in[16] ^ data_in[17] ^ data_in[18] ^ data_in[19] ^ data_in[20] ^ data_in[21] ^ data_in[22] ^ data_in[23] ^ data_in[27] ^ data_in[30];
    lfsr_c[1] = lfsr_q[2] ^ lfsr_q[3] ^ lfsr_q[6] ^ lfsr_q[7] ^ lfsr_q[8] ^ lfsr_q[16] ^ lfsr_q[19] ^ lfsr_q[20] ^ lfsr_q[22] ^ lfsr_q[23] ^ data_in[0] ^ data_in[6] ^ data_in[10] ^ data_in[11] ^ data_in[14] ^ data_in[15] ^ data_in[16] ^ data_in[24] ^ data_in[27] ^ data_in[28] ^ data_in[30] ^ data_in[31];
    lfsr_c[2] = lfsr_q[3] ^ lfsr_q[4] ^ lfsr_q[7] ^ lfsr_q[8] ^ lfsr_q[9] ^ lfsr_q[17] ^ lfsr_q[20] ^ lfsr_q[21] ^ lfsr_q[23] ^ data_in[1] ^ data_in[7] ^ data_in[11] ^ data_in[12] ^ data_in[15] ^ data_in[16] ^ data_in[17] ^ data_in[25] ^ data_in[28] ^ data_in[29] ^ data_in[31];
    lfsr_c[3] = lfsr_q[0] ^ lfsr_q[2] ^ lfsr_q[4] ^ lfsr_q[5] ^ lfsr_q[6] ^ lfsr_q[11] ^ lfsr_q[12] ^ lfsr_q[13] ^ lfsr_q[14] ^ lfsr_q[15] ^ lfsr_q[18] ^ lfsr_q[19] ^ lfsr_q[21] ^ data_in[0] ^ data_in[1] ^ data_in[3] ^ data_in[4] ^ data_in[5] ^ data_in[8] ^ data_in[10] ^ data_in[12] ^ data_in[13] ^ data_in[14] ^ data_in[19] ^ data_in[20] ^ data_in[21] ^ data_in[22] ^ data_in[23] ^ data_in[26] ^ data_in[27] ^ data_in[29];
    lfsr_c[4] = lfsr_q[1] ^ lfsr_q[2] ^ lfsr_q[3] ^ lfsr_q[5] ^ lfsr_q[7] ^ lfsr_q[8] ^ lfsr_q[9] ^ lfsr_q[10] ^ lfsr_q[11] ^ lfsr_q[16] ^ lfsr_q[20] ^ data_in[0] ^ data_in[3] ^ data_in[6] ^ data_in[9] ^ data_in[10] ^ data_in[11] ^ data_in[13] ^ data_in[15] ^ data_in[16] ^ data_in[17] ^ data_in[18] ^ data_in[19] ^ data_in[24] ^ data_in[28];
    lfsr_c[5] = lfsr_q[3] ^ lfsr_q[4] ^ lfsr_q[13] ^ lfsr_q[14] ^ lfsr_q[15] ^ lfsr_q[17] ^ lfsr_q[19] ^ lfsr_q[21] ^ lfsr_q[22] ^ data_in[0] ^ data_in[2] ^ data_in[3] ^ data_in[5] ^ data_in[7] ^ data_in[11] ^ data_in[12] ^ data_in[21] ^ data_in[22] ^ data_in[23] ^ data_in[25] ^ data_in[27] ^ data_in[29] ^ data_in[30];
    lfsr_c[6] = lfsr_q[0] ^ lfsr_q[2] ^ lfsr_q[4] ^ lfsr_q[5] ^ lfsr_q[6] ^ lfsr_q[8] ^ lfsr_q[9] ^ lfsr_q[10] ^ lfsr_q[11] ^ lfsr_q[12] ^ lfsr_q[13] ^ lfsr_q[16] ^ lfsr_q[18] ^ lfsr_q[19] ^ lfsr_q[20] ^ lfsr_q[23] ^ data_in[0] ^ data_in[2] ^ data_in[5] ^ data_in[6] ^ data_in[8] ^ data_in[10] ^ data_in[12] ^ data_in[13] ^ data_in[14] ^ data_in[16] ^ data_in[17] ^ data_in[18] ^ data_in[19] ^ data_in[20] ^ data_in[21] ^ data_in[24] ^ data_in[26] ^ data_in[27] ^ data_in[28] ^ data_in[31];
    lfsr_c[7] = lfsr_q[1] ^ lfsr_q[2] ^ lfsr_q[3] ^ lfsr_q[5] ^ lfsr_q[7] ^ lfsr_q[8] ^ lfsr_q[15] ^ lfsr_q[17] ^ lfsr_q[20] ^ lfsr_q[21] ^ lfsr_q[22] ^ data_in[0] ^ data_in[2] ^ data_in[4] ^ data_in[5] ^ data_in[6] ^ data_in[7] ^ data_in[9] ^ data_in[10] ^ data_in[11] ^ data_in[13] ^ data_in[15] ^ data_in[16] ^ data_in[23] ^ data_in[25] ^ data_in[28] ^ data_in[29] ^ data_in[30];
    lfsr_c[8] = lfsr_q[0] ^ lfsr_q[2] ^ lfsr_q[3] ^ lfsr_q[4] ^ lfsr_q[6] ^ lfsr_q[8] ^ lfsr_q[9] ^ lfsr_q[16] ^ lfsr_q[18] ^ lfsr_q[21] ^ lfsr_q[22] ^ lfsr_q[23] ^ data_in[1] ^ data_in[3] ^ data_in[5] ^ data_in[6] ^ data_in[7] ^ data_in[8] ^ data_in[10] ^ data_in[11] ^ data_in[12] ^ data_in[14] ^ data_in[16] ^ data_in[17] ^ data_in[24] ^ data_in[26] ^ data_in[29] ^ data_in[30] ^ data_in[31];
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  end // always


  always @(posedge clk, posedge rst) begin
    if(rst) begin
      lfsr_q <= {24{1'b1}};
    end
    else begin
      lfsr_q <= crc_en ? lfsr_c : lfsr_q;
    end
  end // always
endmodule // crc

趕緊試試吧,三分鐘搞定CRC校驗(yàn)?zāi)K,效率直線上升,碼農(nóng)們。

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原文標(biāo)題:CRC校驗(yàn)verilog代碼如何生成?

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