FPGA原型驗(yàn)證系統(tǒng)要盡可能多的復(fù)用SoC相關(guān)的模塊，這樣才是復(fù)刻SoC原型的意義所在。

通常，許多SoC中設(shè)計(jì)的方式在FPGA中其實(shí)是不能通用的，在SoC設(shè)計(jì)的頂層，主要包括SoC芯片外設(shè)元件和頂層的IO PAD實(shí)例。典型的SoC頂層的簡(jiǎn)化視圖如下所示：

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為了將這種SoC設(shè)計(jì)順利移植到FPGA，我們需要用FPGA中現(xiàn)有的等效物替換圖中所示的Chip Support和IO PAD，或者簡(jiǎn)單地完全移除頂層，并用新的FPGA里面特有的單元頂層封裝Design Core。

RTL中的IO PAD實(shí)例化的代碼在FPGA中是不能被綜合的，并且FPGA中其實(shí)是不需要再將SoC代碼中的IO PAD綜合的，因?yàn)榫C合工具根據(jù)相關(guān)設(shè)置能夠?qū)⑾鄳?yīng)的SoC的IO映射到FPGA的IO PAD，在大多數(shù)情況下只需要做綁定FPGA管腳的配置，并用其FPGA等效實(shí)物的可綜合模型替換每個(gè)SoC的IO PAD實(shí)例。

ASIC的工藝廠商技術(shù)庫(kù)中的典型IO焊盤(pán)在其邊界處可能有20個(gè)或更多的連接，包括主輸入和輸出加上電壓和轉(zhuǎn)換控制以及掃描測(cè)試。其中一些連接將連接到封裝引腳/球，而另一些連接到設(shè)計(jì)的核心或直接連接到相鄰的焊盤(pán)。為了進(jìn)行FPGA原型設(shè)計(jì)，我們只需要對(duì)從設(shè)計(jì)核心到“外部”世界的邏輯連接進(jìn)行建模。因此，我們只需要一種更簡(jiǎn)單的焊盤(pán)形式來(lái)實(shí)現(xiàn)邏輯連接，省略掃描等。我們寫(xiě)一個(gè)小RTL文件，該文件適合SoC

RTL中的IO PAD實(shí)例化，但包含等效的FPGA子集，這將黑盒PAD實(shí)例化轉(zhuǎn)換為FPGA可綜合的。盡管SoC中可能有一千多個(gè)PAD，但可能只有十種或更多不同類型的PAD。用FPGA等效可綜合邏輯代碼替換每種類型將相對(duì)簡(jiǎn)單，特別是如果我們的SoC設(shè)計(jì)在多個(gè)項(xiàng)目中使用相同的PAD庫(kù)，我們可以建立一個(gè)小的等效邏輯庫(kù)。

上圖中標(biāo)記為“Design Support”的塊包含設(shè)計(jì)中通常特定于目標(biāo)的元素，通常被視為SoC的RTL代碼主要功能的次要元素，但對(duì)其功能正確至關(guān)重要。這可能包括時(shí)鐘生成和分配、復(fù)位控制和同步、電源門(mén)控以及測(cè)試和調(diào)試控制等功能。

一些團(tuán)隊(duì)建議簡(jiǎn)單地用另一個(gè)更簡(jiǎn)單的塊替換Design Support塊，該塊負(fù)責(zé)FPGA所需的元件。這意味著，實(shí)際上我們有一個(gè)新的FPGA兼容版本的SoC頂層。SoC的頂層RTL文件可以用作新FPGA頂層的基礎(chǔ)，下圖中的框圖顯示了新頂層的示例，可以看到頂層的時(shí)鐘生成和同步電路圖。

支持現(xiàn)有設(shè)計(jì)核心。等效FPGA芯片支持塊的創(chuàng)建是一項(xiàng)相對(duì)簡(jiǎn)單的FPGA設(shè)計(jì)任務(wù)，涉及分頻器、時(shí)鐘緩沖器和同步器，當(dāng)原型使用多片F(xiàn)PGA時(shí)，F(xiàn)PGA時(shí)鐘網(wǎng)絡(luò)的使用變得更加復(fù)雜。

審核編輯：劉清