高級(jí)電機(jī)控制應(yīng)用簡(jiǎn)介

當(dāng)今的電機(jī)控制應(yīng)用需要具有有限結(jié)果的多軸、多功能解決方案?？紤]大型自動(dòng)化工業(yè)制造單元中的機(jī)器人（循環(huán)執(zhí)行任務(wù)）甚至是機(jī)器人輔助醫(yī)療手術(shù) - 這些機(jī)器人需要具有確定性輸出的所有方向的精確控制。同樣，高端工業(yè)無(wú)人機(jī)需要穩(wěn)定的陀螺儀和更高的機(jī)械可靠性，以及DSP的高速計(jì)算能力。在更關(guān)鍵的情況下，例如心室輔助裝置等醫(yī)療植入物（以幫助心臟泵血更好），除了精度和確定性之外，魯棒性和可靠性也是必不可少的，因?yàn)椴荒苋萑坦收稀ｋ妱?dòng)機(jī)還執(zhí)行關(guān)鍵功能，例如航天器中的姿態(tài)控制，部署機(jī)構(gòu)，運(yùn)動(dòng)和節(jié)氣門(mén)控制。機(jī)翼致動(dòng)器在較低速度下保持飛機(jī)的燃油效率，通常在起飛后或準(zhǔn)備著陸時(shí)。這些應(yīng)用需要在高真空、輻射和各種操作環(huán)境下實(shí)現(xiàn)長(zhǎng)使用壽命、高可靠性和安全性。

始終需要降低系統(tǒng)成本 - 擁有將數(shù)字外設(shè)與處理器內(nèi)核集成的單個(gè)網(wǎng)絡(luò)、多協(xié)議硬件。

FPGA 在電機(jī)控制設(shè)計(jì)中的優(yōu)勢(shì)

與ASIC相比，F(xiàn)PGA具有許多優(yōu)勢(shì)，最明顯的是確定性、具有現(xiàn)場(chǎng)可重新配置性的并行計(jì)算。它們可以實(shí)現(xiàn)復(fù)雜的邏輯功能，支持多個(gè)系統(tǒng)實(shí)現(xiàn)和修訂。

我們的FPGA的獨(dú)特之處在于它們由基于閃存的非易失性存儲(chǔ)器制成。這種即時(shí)啟動(dòng)技術(shù)使其功耗比競(jìng)爭(zhēng)FPGA低30%至50%。它們提供抗輻射性和獨(dú)特的安全功能，例如防止過(guò)度構(gòu)建和克隆、設(shè)計(jì) IP 保護(hù)、信任根、安全數(shù)據(jù)通信和防篡改功能。具體而言，在電機(jī)控制環(huán)境中，我們的FPGA通過(guò)提供低功耗、低抖動(dòng)、低延遲、高精度、確定性和可擴(kuò)展性，在解決現(xiàn)代電機(jī)控制應(yīng)用面臨的復(fù)雜挑戰(zhàn)方面發(fā)揮著重要作用。

智能HLS提高生產(chǎn)力

使用 Verilog/VHDL 從頭開(kāi)始為 FPGA 設(shè)計(jì)新的基于硬件的電機(jī)控制器可能非常耗時(shí)。通常，工程師已經(jīng)有一個(gè)用 C/C++ 設(shè)計(jì)的正常工作電機(jī)控制器。在這種情況下，理想的解決方案是自動(dòng)將現(xiàn)有的C++軟件代碼轉(zhuǎn)換為等效的硬件實(shí)現(xiàn)，針對(duì)Microchip PolarFire FPGA。智能高級(jí)綜合（SmartHLS?）工具和集成開(kāi)發(fā)環(huán)境使這變得容易，它可以將C++軟件編譯成針對(duì)Microchip FPGA的硬件塊。高級(jí)綜合允許您將C++作為輸入并生成 Verilog 作為輸出。通常，您將 HLS 將生成的頂級(jí)C++函數(shù)標(biāo)記為等效的硬件 IP 核。您可以在頂級(jí)C++函數(shù)中描述您的算法。然后，使用 HLS 編譯指示和 HLS 庫(kù)C++描述標(biāo)準(zhǔn)硬件接口，如 AXI、AXI 流或內(nèi)存接口。HLS 的一個(gè)引人注目的好處是，它為您提供了比 RTL 設(shè)計(jì)C++的顯著抽象級(jí)別，并提高了硬件設(shè)計(jì)和驗(yàn)證時(shí)間的生產(chǎn)力。使用 HLS 進(jìn)行架構(gòu)探索，因?yàn)樵摴ぞ呖梢暂p松添加或刪除流水線寄存器，以實(shí)現(xiàn)用戶指定的目標(biāo)頻率。

我們?cè)幸晃豢蛻羰褂?SmartHLS 將他們具有嚴(yán)格限制的高級(jí)電機(jī)控制設(shè)計(jì)遷移到我們的 FPGA。他們的主要目標(biāo)是實(shí)現(xiàn)小于 3 us 的確定性延遲。此延遲是接收八個(gè)電機(jī)的編碼器傳感器和FPGA電機(jī)控制內(nèi)核更新所有電機(jī)的電流輸出之間的反饋時(shí)間。由于 DDR 和 PCIe 等外部 I/O 要求，客戶還希望該設(shè)計(jì)以高于 200MHz 的時(shí)鐘頻率運(yùn)行。他們還希望將設(shè)計(jì)安裝在具有空閑空間的 PolarFire MPF500 設(shè)備上。

他們報(bào)告了他們的結(jié)果質(zhì)量，并能夠超越他們的設(shè)計(jì)目標(biāo)。他們觀察到周期延遲減少了50%，同時(shí)頻率提高了以滿足200 MHz的目標(biāo)時(shí)鐘頻率。電機(jī)控制器的最終確定性延遲也減半至約2 μs。電機(jī)控制器的面積也縮小到適合300K LE PolarFire FPGA內(nèi)部。

將原始C++電機(jī)控制器與改進(jìn)的FPGA版本進(jìn)行比較的實(shí)驗(yàn)表明，與Arm微控制器相比，基于FPGA的電機(jī)控制器在延遲方面具有2.5-6倍的加速，具體取決于微控制器和實(shí)時(shí)操作系統(tǒng)的抖動(dòng)。

審核編輯：郭婷