您的PCB可以處理高達12.5Gbps的速度嗎，感到驚訝，對嗎？JESD204B標準為串行接口提供高達12.5Gbps的比特率。這種升級允許設(shè)計人員在FPGA/ASIC上使用更少的收發(fā)器，從而減少I/O數(shù)量和封裝尺寸。新標準正在高速數(shù)據(jù)轉(zhuǎn)換器應(yīng)用中迅速采用，例如無線基礎(chǔ)設(shè)施收發(fā)器、軟件定義無線電、醫(yī)療成像系統(tǒng)以及雷達和安全通信。

多個串行通道和高達 12.5G 的轉(zhuǎn)換器

回到10年前，設(shè)計人員使用傳統(tǒng)的單端CMOS接口，將速度限制在200Mbps左右。然后是差分LVDS，改善了信號線和電源上的噪聲耦合。該接口的局限性是在較低的采樣速度下功耗較高。這給了CMOS接口存在的理由，至今仍在使用。隨著更快的ADC的發(fā)展，需要比并行LVDS更節(jié)能的數(shù)字接口，這種需求催生了JESD204，一種高速串行鏈路，將單個或多個數(shù)據(jù)轉(zhuǎn)換器連接到數(shù)字邏輯器件，JESD3A的數(shù)據(jù)速率高達125.204 Gbps，JESD12B的數(shù)據(jù)速率高達5.204Gbps。

為了選擇使用LVDS或各種版本的JESD204串行接口規(guī)范的最佳轉(zhuǎn)換器產(chǎn)品，比較每個接口的特性和功能是有用的。下表提供了簡短的表格比較。

為什么我們關(guān)心JESD204B？

符合JESD204B標準的數(shù)據(jù)轉(zhuǎn)換器以更高的速率串行化和傳輸數(shù)據(jù)，從而減少數(shù)據(jù)轉(zhuǎn)換器或FPGA上的引腳數(shù)量。

布局簡單，路線更方便，因為船上的車道要少得多。

更小的封裝尺寸和更低的成本。

減少對偏斜管理的需求，因為數(shù)據(jù)時鐘嵌入在數(shù)據(jù)流中。

JESD204B接口可適應(yīng)不同分辨率的數(shù)據(jù)轉(zhuǎn)換器。這樣就無需對未來的ADC和數(shù)模轉(zhuǎn)換器（DAC）的收發(fā)器/接收器（Tx/Rx）板（邏輯器件）進行物理重新設(shè)計。

JESD204B標準通過使用確定性延遲簡化了多通道同步。

很明顯，JESD204B是先進數(shù)據(jù)采集系統(tǒng)設(shè)計的首選接口。該標準減少了高速數(shù)據(jù)轉(zhuǎn)換器與FPGA和其他設(shè)備之間的數(shù)字輸入和輸出數(shù)量。更少的互連簡化了布局，并有可能實現(xiàn)更小的外形尺寸。

審核編輯：郭婷