MOSFET器件是數(shù)字集成電路的最小單位，因?yàn)镸OSFET的開關(guān)特性和輸出曲線特性，由PMOS和NMOS組成的CMOS門電路，則為數(shù)字集成電路最基本的電路結(jié)構(gòu)。而想很好地理解CMOS電路結(jié)構(gòu)，必須先熟悉CMOS反相器電路及其設(shè)計(jì)和分析方法，因?yàn)槠渌T電路，很多分析方式都是相通的。

原理圖與版圖

下圖所示是CMOS反相器電路的原理圖以及物理版圖。物理版圖就可以理解為MASK的圖形，之前的章節(jié)中，我們已經(jīng)知道，集成電路制造就是根據(jù)圖形一層一層光刻、生長(zhǎng)、注入而實(shí)現(xiàn)的，所以無(wú)論是什么電路圖，最終都必須轉(zhuǎn)換成物理版圖的圖形，交到工廠去生產(chǎn)。

當(dāng)然因?yàn)橹郎a(chǎn)出來(lái)的電路，是一層一層堆疊的，所以CMOS反相器電路實(shí)際剖面圖如下所示。

正常來(lái)說(shuō)VDD與VBBp會(huì)連接在一起，接在VDD上，是PMOS的源端，而VBBn與GND會(huì)連接在一起，接在地上，是NMOS的源端。當(dāng)然隨著工藝尺寸逐步降低，VBBp和VBBn不會(huì)與每一個(gè)門電路的VDD和GND連接，而是每幾個(gè)電路連接一個(gè)門電路，這樣做的好處是，節(jié)省面積，但因此會(huì)造成襯底偏置電壓（VBS，Substrate Biasing Voltage，偏置與襯底的電壓差）與源端產(chǎn)生少許電壓差，改變閾值電壓VT。一般來(lái)說(shuō)VBS與VT成反比關(guān)系，也就是說(shuō)VBS越大，VT越小，VBS越小VT越大。

對(duì)于數(shù)字集成電路工程師來(lái)說(shuō)，知道襯底偏置電壓對(duì)VT有影響影響就好，不需要了解太多了。因?yàn)樵谙冗M(jìn)工藝下，為了做好低功耗設(shè)計(jì)，有專門的Body Biasing Generator（BBG）來(lái)微調(diào)偏置電壓，以便獲得功耗與性能之間的取舍。降低VT可以提高性能，但帶來(lái)較大漏電；提高VT可以減少漏電，但會(huì)提高性能。

電路分析

首先看CMOS反相器的電路，與之前不同的是，多了一個(gè)CL，負(fù)載電容。無(wú)論是什么CMOS門電路，其輸出一定是要驅(qū)動(dòng)一個(gè)負(fù)載的，而對(duì)于CMOS門電路來(lái)說(shuō)一般負(fù)載指的是金屬連線與地之間的電容，以及下一級(jí)電路輸入柵極與地之間的電容。因?yàn)镸OSFET是電壓控制電流，如果把負(fù)載電壓VDD看成邏輯1，地電勢(shì)看成邏輯0，那么只是電流是無(wú)法實(shí)現(xiàn)邏輯傳遞的，因此負(fù)載電容在被電流充電與放電的過(guò)程中，完成其節(jié)點(diǎn)在VDD與地電勢(shì)之間跳變，才能真正把邏輯數(shù)值傳遞出去。

假設(shè)PMOS和NMOS使用相同的VT值，則輸入電壓改變引起輸出電壓變化的曲線（反相器轉(zhuǎn)移特性曲線）圖如下：

• A區(qū)域，Vin在0V到VTN之間，因此NMOS截止，PMOS非飽和，但沒有電流通路，因此沒有電流，輸出電壓也不會(huì)發(fā)生變化。
• B區(qū)域，Vin在VTN到1/2VDD之間，NMOS處于飽和狀態(tài)，PMOS處于非飽和狀態(tài)，對(duì)于PMOS來(lái)說(shuō)，VDS不大，因此電流不大，電容放電速度比較慢。
• C區(qū)域，Vin在1/2VDD左右，NMOS和PMOS同時(shí)處于飽和狀態(tài)，放電速度突然增大，對(duì)于PMOS來(lái)說(shuō)，很快達(dá)到飽和狀態(tài)（VDS增加），而NMOS很快達(dá)到非飽和狀態(tài)（VDS減少），進(jìn)入D區(qū)域。
• D區(qū)域，Vin處于1/2VDD到接近（VDD-VTP）區(qū)間，NMOS處于非飽和，PMOS處于飽和狀態(tài)，對(duì)于NMOS來(lái)說(shuō)，VDS不大，因此電流不大，電容放電速度較慢。
• E區(qū)域，Vin大于VDD-VTP，PMOS截止，沒有電流通路，輸出電壓也就固定在0V。

由以上特性可見，當(dāng)輸入電壓為VDD的時(shí)候，輸出電壓為0V，而輸入電壓為0V時(shí)，輸出電壓為VDD，剛好相反，滿足反相器的邏輯關(guān)系。

接著我們看一下，輸入電壓與電路電流的關(guān)系：

可以看出，只要輸入電壓小于nMOS的VT，或者大于VDD-|VTP|，則電路是不會(huì)產(chǎn)生電流的。只有在這中間區(qū)間，才會(huì)產(chǎn)生一個(gè)比較大的電流，特別是兩個(gè)管子都處于飽和狀態(tài)時(shí)。這樣的好處是只要電路不發(fā)生翻轉(zhuǎn)，就不會(huì)產(chǎn)生電流，而一旦發(fā)生翻轉(zhuǎn)，因?yàn)閚MOS和pMOS的互補(bǔ)性，會(huì)快速實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換，提高性能。

影響CMOS反相器特性的因素

除電源電壓外，影響反相器特性的主要有：

1. NMOS和PMOS管的閾值電壓；
2. NMOS的W/L和PMOS管的W/L；
3. NMOS和PMOS管W/L值之比。

剛才的分析是假設(shè)nMOS和pMOS的閾值電壓一樣，但實(shí)際上可能會(huì)有偏差，如果閾值電壓不同，則會(huì)影響轉(zhuǎn)換曲線的偏移，畢竟開關(guān)的時(shí)間都不一樣了，但峰值電流不會(huì)有太大變化，也不會(huì)對(duì)充電時(shí)間有太大影響。當(dāng)然實(shí)際設(shè)計(jì)的時(shí)候，我們盡量讓兩個(gè)管子的閾值相近，以便轉(zhuǎn)換過(guò)程盡可能接近于中心位置，減少對(duì)噪聲容限的影響。

同時(shí)閾值越小，中間階段越大，短路狀態(tài)也會(huì)持續(xù)越長(zhǎng)的時(shí)間。輸出曲線斜率越平緩，輸出變化越慢。如果想減少短路狀態(tài)下的能量損耗，需要選擇VT值大一些的器件，當(dāng)然對(duì)電容充電時(shí)間減少了，性能也會(huì)降低。

另一個(gè)方面，如果兩個(gè)管子寬長(zhǎng)比越大，則電流越大，等效電阻越小，跨導(dǎo)越大，傳輸效率越高，對(duì)負(fù)載充電的性能越高，當(dāng)然2個(gè)管子都處于飽和狀態(tài)時(shí)，電流也會(huì)越大。想獲得更快的工作頻率，更大的寬長(zhǎng)比選擇是有必要的。

第三點(diǎn)，寬長(zhǎng)比之比，是很有意思的。假設(shè)當(dāng)pMOS的寬長(zhǎng)比與nMOS寬長(zhǎng)比是2:1的時(shí)候，傳輸曲線最陡峭的位置處于1/2 VT的位置，這是最理想的結(jié)果。

那么如果我們?cè)黾觩MOS的寬長(zhǎng)比，則曲線就會(huì)向右偏移，這意味著如果輸入電壓在VDD范圍不穩(wěn)定時(shí)，輸出電壓可能發(fā)生變化，也就是偏向于VDD的噪聲容限減小了。同樣的，如果我們減小pMOS的寬長(zhǎng)比，則曲線就會(huì)向左偏移，這意味著如果輸入電壓在地范圍不穩(wěn)定，被抬升時(shí)，輸出電壓可能發(fā)生變化，也就是偏向于地的噪聲容限減小了。

為什么要用CMOS結(jié)構(gòu)電路

這是一個(gè)比較奇葩的問(wèn)題，因?yàn)楝F(xiàn)在已經(jīng)很少，或者說(shuō)在數(shù)字集成電路設(shè)計(jì)過(guò)程中，已經(jīng)不會(huì)再有人問(wèn)這個(gè)問(wèn)題了。但是作為入門工程師來(lái)說(shuō)，了解一下歷史，可以更好地展望未來(lái)。

首先我們要知道一個(gè)好的反相器應(yīng)該有以下4個(gè)特質(zhì)：

• 電壓擺幅：接近電源電壓好
• 高增益區(qū)電壓增益：越高越好
• 靜態(tài)電流：越小越好
• 直流噪聲容限：越大越好（轉(zhuǎn)換電平居中）

現(xiàn)在我們回到遠(yuǎn)古時(shí)期，看看老古董都是什么樣子的。

有興趣的小伙伴可以把4種中古反相器都分析一下，我們這里只詳細(xì)分析以下電阻負(fù)載反相器，也就是利用電阻替代pMOS來(lái)對(duì)電容進(jìn)行充電。

圖中Source與GND直接連接，因此Source電壓Vs＝0；Gate上的電壓Vg就是是Vin，Drain上電壓就是Vout。因此Gate與Source電勢(shì)差Vgs=Vg-Vs=Vin-0=Vin，Drain與Source電勢(shì)差Vds=Vd-Vs=Vout-0=Vout。

Vgs<=VT時(shí)，NMOS不導(dǎo)通，電路沒有電流，因此Vout=VDD。

Vgs>=VT后，電路產(chǎn)生電流，CL開始放電，但由于VCC與Vout之間因?yàn)殡娮璧脑蛞恢庇型?，因此CL通過(guò)NMOS放電的同時(shí)，還會(huì)有一定的充電，Vout無(wú)法達(dá)到0V。輸入與輸出關(guān)系曲線如下圖所示：

可以看出，電阻負(fù)載反相器，在輸出邏輯0的時(shí)候，是無(wú)法達(dá)到0V的，有一個(gè)小的電壓，且同時(shí)電路中存在電流。根據(jù)好的反相器標(biāo)準(zhǔn)，電阻負(fù)載反相器電壓擺幅無(wú)法達(dá)到0V，且存在靜態(tài)電流。電阻越大，電流越小，且約接近于0V。但電阻的噪聲隨著頻率增加，是無(wú)法被接受的，除了本身性能不好外，隨著性能的要求，電阻負(fù)載反相器一定會(huì)被淘汰。

那么這些中古反相器和CMOS反相器差別的對(duì)比，如下圖所示，如果理想的反相器是目標(biāo)，只有CMOS反相器是最接近于這個(gè)目標(biāo)的。

反相器的直流參數(shù)

之所以說(shuō)反相器的分析非常重要，是因?yàn)樵?a target="_blank">芯片中反相器的應(yīng)用，除了作為邏輯電路外，還會(huì)作為增大驅(qū)動(dòng)能力的IO Buffer以及放大器基礎(chǔ)結(jié)構(gòu)（放大器電路不是數(shù)字集成電路設(shè)計(jì)必須學(xué)習(xí)的）。

所以反相器的直流參數(shù)就尤為重要了，會(huì)看芯片datasheet的小伙伴應(yīng)該很容易理解這些參數(shù)。

首先是VIL和VIH，分別是輸入低電平的最高值以及輸入高電平的最低值，這意味著如果給一個(gè)芯片送信號(hào)（假設(shè)芯片IO輸入是一個(gè)buffer），那么輸入的信號(hào)只有穩(wěn)定在VIL以下以及VIH以上，才能夠被正確的識(shí)別到。

問(wèn)題回到pMOS和nMOS的寬長(zhǎng)比之比，小伙伴們可以思考一下，如果修改寬長(zhǎng)比之比，對(duì)于VIL和VIH有什么影響呢？

VOL和VOH分別指輸出低電平的最高值，和輸出高電平的最低值。如果是中古反相器Buffer，那么輸出值就會(huì)與地和供電電壓VDD有一些不同，但在當(dāng)今CMOS結(jié)構(gòu)的電路中，基本上就是地電勢(shì)和供電電壓VDD。

VNL和VNH分別指輸入低電平抗干擾以及輸入高電平抗干擾，在保證輸出電平不變的條件下，輸入電平允許波動(dòng)的范圍。它們表示門電路的抗干擾能力，這兩個(gè)值當(dāng)然越大越好。VNH可以理解為驅(qū)動(dòng)門的VOH-負(fù)載門的VIH，而VNL可以理解為負(fù)載門的VIL-驅(qū)動(dòng)門的VOL。

所以如果要提高VNH和VNL，那么就需要盡量讓VOH和VOL接近于VDD和0V（CMOS電路驅(qū)動(dòng)時(shí)，輸出擺幅滿足此要求，但連線過(guò)長(zhǎng)，寄生電阻可能產(chǎn)生的壓降就會(huì)降低VOH或太高VOL，實(shí)際電路時(shí)要注意這一點(diǎn)），而VIH和VIL盡可能的接近于中心位置。也就是說(shuō)約接近于理想反相器，那么VNH和VNL越大。

回憶一下，影響CMOS反相器特性的因素，現(xiàn)在可以理解，為什么我們盡量使用更大的VT值，以及配比PMOS和NMOS的寬長(zhǎng)比，使其傳輸曲線的中心電壓處于1/2 VDD的位置了。

反相器設(shè)計(jì)如此，其實(shí)后續(xù)我們接觸到的門電路設(shè)計(jì)都會(huì)因?yàn)閂NH和VNL的需要，都會(huì)希望傳輸曲線都能盡可能地靠近1/2 VDD。