摘要：

半導(dǎo)體產(chǎn)業(yè)正在進(jìn)入后摩爾時(shí)代，Chiplet應(yīng)運(yùn)而生。介紹了Chiplet技術(shù)現(xiàn)狀與接口標(biāo)準(zhǔn)，闡述了應(yīng)用于Chiplet的先進(jìn)封裝種類(lèi)：多芯片模塊（MCM）封裝、2.5D封裝和3D封裝，并從技術(shù)特征、應(yīng)用場(chǎng)景等方面介紹了這些封裝技術(shù)的進(jìn)展。提出了未來(lái)發(fā)展Chiplet的重要性和迫切性，認(rèn)為應(yīng)注重生態(tài)建設(shè)，早日建立基于Chiplet的技術(shù)標(biāo)準(zhǔn)。

近年來(lái)，半導(dǎo)體工藝水平的不斷提升使芯片性能得到顯著增強(qiáng)，但是摩爾定律正在逐漸逼近物理極限。同時(shí)，隨著中央處理器（CPU）、圖形處理器（GPU）、現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）等高性能運(yùn)算（HPC）芯片性能的持續(xù)提升，人工智能（AI）、車(chē)聯(lián)網(wǎng)、5G等應(yīng)用相繼興起 [1-4] ，各類(lèi)應(yīng)用場(chǎng)景對(duì)高帶寬、高算力、低延時(shí)、低功耗的需求愈發(fā)強(qiáng)烈。為解決這一問(wèn)題，“后摩爾時(shí)代”下的異構(gòu)集成芯片技術(shù)— —Chiplet應(yīng)運(yùn)而生。2015年Marvell創(chuàng)始人周秀文博士在2015年國(guó)際固態(tài)電路會(huì)議（ISSCC）上提出模塊化芯片概念。這是Chiplet最早的雛形。Chiplet將芯片性能與芯片工藝解耦，同時(shí)2.5D、3D等封裝技術(shù)如雨后春筍般出現(xiàn)。2.5D、3D封裝技術(shù)提供更高的互連密度，可以集成更多芯片模塊，有助于提升芯片效能，降低系統(tǒng)功耗。這也是HPC芯片開(kāi)發(fā)人員采用2.5D、3D封裝技術(shù)的原因。

1Chiplet技術(shù)現(xiàn)狀與挑戰(zhàn)

Chiplet技術(shù)是一種利用先進(jìn)封裝方法將不同工藝/功能的芯片進(jìn)行異質(zhì)集成的技術(shù)。這種技術(shù)設(shè)計(jì)的核心思想是先分后合，即先將單芯片中的功能塊拆分出來(lái)，再通過(guò)先進(jìn)封裝模塊將其集成為大的單芯片?！胺帧笨山鉀Q怎么把大規(guī)模芯片拆分好的問(wèn)題，其中架構(gòu)設(shè)計(jì)是分的關(guān)鍵（需要考慮訪問(wèn)頻率、緩存一致性等）；“合”是指將功能比較重要的部分合成在一顆芯片上，其中先進(jìn)封裝是合的關(guān)鍵（需要考慮功耗、散熱、成本等）。每款使用Chiplet技術(shù)的大芯片一定是分與合共同作用的產(chǎn)物。采用Chiplet技術(shù)通常有以下4個(gè)優(yōu)勢(shì)：

（1）芯片可分解成特定模塊。這可使單個(gè)芯片變得更小并可選擇合適的工藝，以提高工藝良率，擺脫制造工藝的限制，降低成本。

（2）Chiplet小芯片可被視為固定模塊，并可在不同產(chǎn)品中進(jìn)行復(fù)用，具有較高的靈活性。這不僅可以加快芯片的迭代速度，還能提高芯片的可擴(kuò)展性。

（3）Chiplet可以集成多核，能夠滿(mǎn)足高效能運(yùn)算處理器的需求。

（4）相較于更先進(jìn)的半導(dǎo)體工藝制程，Chiplet的綜合成本更低，收益更高。

目前業(yè)內(nèi)都在積極開(kāi)展Chiplet的技術(shù)布局，包括Intel、AMD、Marvell等知名公司。相關(guān)產(chǎn)業(yè)生態(tài)鏈也在逐步完善中。2022年3月，Intel牽頭并聯(lián)合9家公司（高通、ARM、AMD、臺(tái)積電、日月光、三星、微軟、谷歌云、META）制定了通用芯粒互連技術(shù)（UCIe）標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)實(shí)現(xiàn)了互連接口標(biāo)準(zhǔn)的統(tǒng)一，使不同芯片都可以通過(guò)統(tǒng)一的協(xié)議互連互通，大幅改善了Chiplet技術(shù)生態(tài)。

在2022年的ISSCC會(huì)議上，AMD詳細(xì)解讀了通過(guò)3D封裝實(shí)現(xiàn)3D V-Cache的技術(shù)。AMD應(yīng)用臺(tái)積電的小外形集成電路 （SoIC） 技 術(shù) ， 將 V-Cache 放 置 在 CPU 計(jì) 算 內(nèi) 核（CCD）上。這塊用于擴(kuò)展L3 Cache的裸片（Die）不會(huì)覆蓋CPU核。通常CPU核的上方會(huì)被放置一層硅片，這樣封裝尺寸就不會(huì)發(fā)生變化，熱設(shè)計(jì)也能得到很好的滿(mǎn)足。通過(guò)3DV-Cache 的擴(kuò)展，每個(gè) CCD 上的 8 個(gè) CPU 核能共享的 L3Cache由原來(lái)的32 MB擴(kuò)展到96 MB。

Intel在2019年發(fā)布了一款名為L(zhǎng)akefield的處理器。該處理器采用了Chiplet架構(gòu)，將10 nm制程的計(jì)算Die與22 nm的輸入/輸出（I/O）Die通過(guò)Intel的Foveros技術(shù)封裝在一起。

在2022年ISSCC會(huì)議上，Intel又發(fā)布了一款采用Chiplet技術(shù)的芯片Ponte Vecchio。該芯片擁有超過(guò)1 000億個(gè)晶體管，包含5類(lèi)芯片，并由47個(gè)Chiplets組成：16個(gè)Xe-HPG架構(gòu)的計(jì)算芯片、8個(gè)Rambo Cache芯片、2個(gè)Xe基礎(chǔ)芯片、11個(gè)嵌入式多芯片互連橋（EMIB）連接芯片、2個(gè)Xe Link I/O芯片和8個(gè)高帶寬存儲(chǔ)（HBM）芯片。這些Chiplet通過(guò)Co-EMIB封裝在一起。

除了Intel與AMD等在大力發(fā)展Chiplet技術(shù)外，中國(guó)芯片企業(yè)也在紛紛布局Chiplet技術(shù)。例如，中興通訊在某個(gè)高性能CPU項(xiàng)目中，同樣采用了Chiplet技術(shù)。Chiplet技術(shù)主要包含高速接口技術(shù)、先進(jìn)封裝技術(shù)、標(biāo)準(zhǔn)協(xié)議和生態(tài)建設(shè)。高速接口技術(shù)就如同智慧大腦中的血管技術(shù)，為數(shù)據(jù)的傳輸提供保障，它的主要指標(biāo)包括能效、帶寬、時(shí)延。先進(jìn)封裝是Chiplet的基石，它能使每個(gè)Chiplet小芯片連接在一起，從而構(gòu)成整個(gè)系統(tǒng)級(jí)的芯片。標(biāo)準(zhǔn)協(xié)議可確保每家的芯片都能組合到一起，有利于互聯(lián)網(wǎng)協(xié)議（IP）的重復(fù)使用。生態(tài)建設(shè)決定了Chiplet技術(shù)的推廣和應(yīng)用，它需要上下游各方的共同努力，以便實(shí)現(xiàn)良性可持續(xù)發(fā)展。然而，目前多芯片模塊（MCM）的性能、成本和成熟度仍面臨巨大挑戰(zhàn)。例如，MCM芯片熱流密度會(huì)逐漸增大，芯片內(nèi)熱阻較大，熱點(diǎn)（Hotspot） 現(xiàn)象呈現(xiàn)三維分布趨勢(shì)。導(dǎo)熱界面材料（TIM）材料和散熱蓋（Lid）材料的熱阻以及均溫性均是目

前影響封裝散熱的關(guān)鍵因素。對(duì)此，業(yè)界常常采用金屬TIM或石墨烯TIM材料、真空腔均熱板散熱蓋（VC Lid）和金剛石鍵合等工藝，但這種方法面臨的封裝工藝挑戰(zhàn)較大，會(huì)存在鼓包、翹曲、輕微氣泡等問(wèn)題。雖然芯片級(jí)液冷是未來(lái)解決大功耗芯片散熱的最佳途徑，但刻蝕工藝復(fù)雜，可靠性要求非常高，該技術(shù)目前還處于原理樣機(jī)的研究階段。

2Chiplet接口標(biāo)準(zhǔn)

2.1SerDes串行互連技術(shù)

SerDes串行互連技術(shù)采用差分信號(hào)傳輸方式實(shí)現(xiàn)了數(shù)據(jù)的高速傳輸，具有功耗低、抗干擾強(qiáng)、速度快的優(yōu)點(diǎn)。根據(jù)發(fā)射端與接收端之間的距離，互連的SerDes技術(shù)可細(xì)分為長(zhǎng)距（LR） SerDes、中 距（MR） SerDes、短 距（VSR）SerDes、極短（XSR） SerDes 和超短距（USR） SerDes。其中，LR/MR/VSR SerDes的相關(guān)技術(shù)已經(jīng)較為成熟，應(yīng)用比較廣泛，封裝成本也較低，但缺點(diǎn)是功耗和信號(hào)的延遲比較大。XSR的光網(wǎng)絡(luò)論壇-通用電氣接口規(guī)范（OIF-CEI 4.0）是專(zhuān)門(mén)針對(duì)Die之間互連的，并向著100 Gbit/s的方向發(fā)展。相較于LR Serdes，XSR Serdes具有功耗低、面積小、通信協(xié)議靈活的特點(diǎn)。USR SerDes 通過(guò)信號(hào)增強(qiáng)可進(jìn)一步降低SerDes的功耗。封裝產(chǎn)品可以根據(jù)不同項(xiàng)目產(chǎn)品的需求選擇合適的SerDes類(lèi)型，以實(shí)現(xiàn)成本與帶寬的平衡。

2.2 并行互連技術(shù)分析

在串行互連的基礎(chǔ)上，各大公司技術(shù)聯(lián)盟提出了基于并行數(shù)據(jù)傳輸?shù)奈锢韺踊ミB技術(shù)。其中，具有代表性的是UCIe。UCIe是Intel主推的一個(gè)開(kāi)放的、多協(xié)議兼容的、可滿(mǎn)足不同客戶(hù)對(duì)定制封裝內(nèi)多 Die 互連需求的技術(shù)標(biāo)準(zhǔn)。UCIe可同時(shí)支持2.5D、3D封裝技術(shù)，例如MCM、晶圓級(jí)封裝（CoWoS）、EMIB等。

UCIe 1.0使用成熟的高速串行計(jì)算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)（PCIe）和計(jì)算機(jī)互連標(biāo)準(zhǔn)（CXL）作為低功耗的裸片到裸片 （D2D） 互連物理層 （PHY），可兼容多個(gè)協(xié)議，包括PCIe、CXL和Raw Mode。同時(shí)UCIe支持UCIe Retimer。這樣UCIe就能夠把互連的結(jié)構(gòu)延伸到封裝外。UCIe Retimer一端采用UCIe協(xié)議，另外一端采用CXL協(xié)議，這樣可實(shí)現(xiàn)從封裝內(nèi)互連到封裝外互連的巧妙轉(zhuǎn)換。綜合來(lái)看，這套標(biāo)準(zhǔn)可以使不同制造商的小芯片實(shí)現(xiàn)互通，即允許不同廠商的芯片進(jìn)行混搭。不同于之前的業(yè)界并口標(biāo)準(zhǔn)，UCIe是一套完整的全棧協(xié)議，具有互操作性，并與現(xiàn)有的行業(yè)標(biāo)準(zhǔn)兼容，同時(shí)未來(lái)還將支持3D封裝。此外，由于協(xié)議制定單位均為業(yè)界龍頭公司（涵蓋制造、設(shè)計(jì)、應(yīng)用等領(lǐng)域），UCIe在未來(lái)極有可能成為行業(yè)統(tǒng)一的標(biāo)準(zhǔn)。Intel推出該標(biāo)準(zhǔn)的目的在于建立以CPU為中心的計(jì)算生態(tài)環(huán)境。此外，NVIDIA于2022年8月宣布加入U(xiǎn)CIe組織。Intel曾表示，未來(lái)至關(guān)重要的是一個(gè)開(kāi)放的小芯片生態(tài)系統(tǒng)。對(duì)此，主要行業(yè)合作伙伴應(yīng)共同努力，改變行業(yè)交付新產(chǎn)品的方式，以實(shí)現(xiàn)摩爾定律設(shè)定的共同目標(biāo)。

中興通訊于2021年開(kāi)始布局Chiplet互連互通標(biāo)準(zhǔn)，并于2022年6月向中國(guó)半導(dǎo)體器件標(biāo)準(zhǔn)化技術(shù)委員會(huì)半導(dǎo)體集成電路分會(huì)（TC78SC2）提交了標(biāo)準(zhǔn)提案。雖然Chiplet受到了業(yè)界同行的廣泛關(guān)注，但是該標(biāo)準(zhǔn)還未在國(guó)際標(biāo)準(zhǔn)組織中正式立項(xiàng)。鑒于UCIe的強(qiáng)大性，如果在流協(xié)議（各廠家可定義）的上層增加一層協(xié)議，系統(tǒng)就無(wú)須再使用PCIe/CXL協(xié)議。這有助于推動(dòng)中國(guó)Chiplet的互連互通。

3Chiplet中的先進(jìn)封裝技術(shù)

Chiplet技術(shù)發(fā)展的基礎(chǔ)是先進(jìn)封裝。要將多顆芯片高效地整合起來(lái)，必須采用先進(jìn)封裝技術(shù)。在芯片尺寸不斷增大、架構(gòu)變得復(fù)雜的情況下，封裝結(jié)構(gòu)由原先的二維發(fā)展至三維。按封裝介質(zhì)材料和封裝工藝劃分，Chiplet的實(shí)現(xiàn)方式主要包括以下幾種：MCM、2.5D封裝、3D封裝。比如，臺(tái)積電的2.5D先進(jìn)封裝技術(shù) CoWoS、InFO_oS 已經(jīng)被廣泛應(yīng)用。新的封裝形式和結(jié)構(gòu)還在不斷演進(jìn)。諸如SoIC的3D封裝技術(shù)將在2023年得到廣泛應(yīng)用。

3.1 MCM封裝

MCM封裝是指通過(guò)引線鍵合、倒裝芯片技術(shù)在有機(jī)基板上進(jìn)行高密度連接的封裝技術(shù)。圖1為MCM封裝的側(cè)視圖。引線鍵合與框架封裝一般用于I/O數(shù)目較少、對(duì)信號(hào)速率要求較低的情況，而倒裝芯片技術(shù)可以支持更高的信號(hào)速率、更短的信號(hào)傳輸路徑。凸塊技術(shù)用于完成芯片與有機(jī)基板的鍵合，可將多顆不同功能的芯片封裝在同一個(gè)有機(jī)基板上?；迳辖饘倬€的互連使芯片與芯片之間的電氣進(jìn)行互連。相對(duì)于硅工藝的互連襯底，封裝有機(jī)基板工藝成熟，在材料和生產(chǎn)成本上有巨大優(yōu)勢(shì)。MCM封裝能夠滿(mǎn)足Chiplet芯片需求，封裝尺寸可以達(dá)到110 mm×110 mm。但受限于基板加工工藝能力，目前封裝基板上的走線寬度/間距一般為9 μm/12 μm。為保證銅走線的工藝控制，在設(shè)計(jì)時(shí)信號(hào)走線的線寬大多在12 μm以上，布線密度比2.5D封裝低。

3.2 2.5D封裝

2.5D封裝是指在Chiplet芯片之間通過(guò)中介層（轉(zhuǎn)接板）進(jìn)行高密度I/O互連的封裝，其特點(diǎn)是多Die集成和高密度性。根據(jù)目前的工藝水平，2.5D封裝又主要分為重布線層（RDL）Interposer和Si Interposer。

3.2.1RDL Interposer

RDLInterposer封裝能夠通過(guò)RDL在晶圓級(jí)上使多個(gè)芯片完成電性連接。相較于MCM封裝，RDL Interposer封裝技術(shù)可以將芯片與芯片之間的距離變得更小，使信號(hào)走線寬度和間距大幅度降低，從而提高單位面積的信號(hào)密度。目前信號(hào)線寬/線距最小可以為2 μm/2 μm。由于芯片與芯片的間距可以做到60~100 μm內(nèi)，所以D2D信號(hào)互連距離可以控制在5 mm以?xún)?nèi)。相對(duì)于Si Inteposer，2.5D RDL Interposer省掉了硅通孔（TSV）工藝，具備更低的熱阻和更好的機(jī)械特性。

RDL介質(zhì)層采用的是高分子材料，其熱膨脹系數(shù)和基板類(lèi)似，因此可以減少對(duì) Die 的機(jī)械應(yīng)力。圖 2 和圖 3 分別為 2.5D（RDL Interposer） Chiplet芯片封裝正視圖和側(cè)視圖。另外，RDL Interposer中金屬銅的厚度可以做得更大，金屬銅的電阻率也可以做到更低，這有助于降低RDL走線的損耗。

3.2.2 SiInterposer

SiInterposer技術(shù)是基于硅工藝的傳統(tǒng) 2.5D封裝技術(shù)。該技術(shù)在基板和裸片之間放置了額外的硅層，可以實(shí)現(xiàn)裸片間的互連通信。中介層則是在硅襯底上通過(guò)等離子刻蝕等技術(shù)制作的帶TSV通孔的硅基板。在硅基板的正面和背面制作RDL可為T(mén)SV和硅襯底上集成的芯片提供互連基礎(chǔ)。在硅基板上通過(guò)微凸點(diǎn)（ubump）和C4凸點(diǎn)（C4 bump）可最終實(shí)現(xiàn)芯片和轉(zhuǎn)接板、轉(zhuǎn)接板與封裝基板的電性能互連。圖4為2.5D （Si Interposer） Chiplet 芯片封裝側(cè)視圖。目前 Si In‐terposer 的信號(hào)線寬/線距最小可以做到 0.4 μm/0.4 μm。相對(duì)于RDL Interposer來(lái)說(shuō)，Si Interposer的信號(hào)布線密度進(jìn)一步提高，可以實(shí)現(xiàn)更高的I/O密度以及更低的傳輸延遲和功耗。然而與有機(jī)基板及RDL Interposer相比，Si Interposer的成本更高。目前中興通訊已有采用Si Interposer封裝技術(shù)的網(wǎng)絡(luò)交換芯片產(chǎn)品。該產(chǎn)品搭載HBM顆粒，可實(shí)現(xiàn)更優(yōu)異的產(chǎn)品性能。

3.3 3D封裝

3D封裝是指在2.5D封裝技術(shù)的基礎(chǔ)上為了進(jìn)一步壓縮bump密度，直接在晶圓上通過(guò)硅穿孔實(shí)現(xiàn)連接的一種封裝技術(shù)。目前3D封裝主要采用Wafer on Wafer、Chip on Wafer的混合鍵合技術(shù)。該方法能夠?qū)崿F(xiàn)的最小鍵合距離為9 μm。由于芯片本身取消了凸點(diǎn)，集成堆疊的厚度變得更薄，因此芯片厚度可以薄至20~30 um。這減少了芯片信號(hào)的寄生效應(yīng)，提高了系統(tǒng)性能。表1列出了幾種Chiplet封裝形式的主要性能參數(shù)。可以看出，3D封裝是集成密度最高的。此外，三維集成電路（3DIC） 也為Chiplet提供了極大的靈活性。設(shè)計(jì)人員可在新的產(chǎn)品形態(tài)中“混搭”不同的技術(shù)專(zhuān)利模塊與各種存儲(chǔ)芯片及I/O配置。這使得產(chǎn)品能夠分解成更小的“芯片組合”。其中，I/O、靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）和電源傳輸電路可以集成在基礎(chǔ)晶片中，而高性能邏輯“芯片組合”則堆疊在頂部。此外，可以在CPU之上堆疊各類(lèi)小型的I/O控制芯片，從而制造出兼?zhèn)溆?jì)算與I/O功能的產(chǎn)品；也可以將芯片組與各種Type-C、藍(lán)牙、WiFi等控制芯片堆疊在一起，制造出超高整合度的控制芯片。

3.4 散熱解決方案

3.4.12D/2.5D方案

2D/2.5D封裝方案在散熱方面遇到的瓶頸問(wèn)題是整體功耗較大。對(duì)此，業(yè)界通常采用 MetalTIM 或是石墨烯類(lèi)的TIM材料，如圖5所示。這類(lèi)材料具有較高的導(dǎo)熱系數(shù)（分別達(dá)到80 W·m -1 ·K -1 和20 W·m -1 ·K -1 ），不僅能有效降低TIM自身的材料熱阻，還能降低Die內(nèi)的溫差。

此外，有關(guān)Lid優(yōu)化的研究也有很多，例如金剛石銅復(fù)合Lid、金剛石銀復(fù)合Lid和VC Lid。從應(yīng)用前景來(lái)看，金剛石銅復(fù)合Lid和金剛石復(fù)合Lid帶來(lái)的收益比較有限，且表面工藝問(wèn)題難以解決，與 TIM 材料的兼容性較差。由于Vapor相變層快速轉(zhuǎn)換熱量，導(dǎo)熱率明顯提升（約為銅Lid的4倍），因此VC Lid具有不錯(cuò)的應(yīng)用前景。然而，VC Lid也存在一些封裝工藝問(wèn)題，例如鼓包、翹曲等。

3.4.2 3D方案

對(duì)于3D封裝結(jié)構(gòu)，為了解決Die堆疊中功率密度疊加的問(wèn)題，AMD采用鍵合一層結(jié)構(gòu)硅（Dummy die）的方法。這不僅能起到均溫作用，還可解決因公差引起的應(yīng)力問(wèn)題。此外，Intel也采用相似的方案。Dummy die的材料包括Si和其他材料。近年來(lái)已有研究證明，在GaN或是SiC襯底芯片上鍵合一層金剛石，可以解決因高功率密度引起的過(guò)大溫差分布問(wèn)題。如果Dummy die選擇導(dǎo)熱率更為優(yōu)良的金剛石，那么效果會(huì)更加明顯。

除了TIM材料、系統(tǒng)散熱技術(shù)外，3D封裝芯片散熱方案還考慮了內(nèi)部熱源問(wèn)題。目前芯片級(jí)液冷技術(shù)是解決這一問(wèn)題的最佳方法。美國(guó)國(guó)防先期研究計(jì)劃局（DARPA）早在2012年便啟動(dòng)了芯片內(nèi)/芯片間的增強(qiáng)冷卻（ICECool）[5]項(xiàng)目。在該項(xiàng)目中，佐治亞理工學(xué)院基于倒裝芯片架構(gòu)，采用蝕刻工藝探究了芯片級(jí)液冷方案，改善了2.5D、3D芯片架構(gòu)熱耦合的效果 [6] 。洛桑聯(lián)邦理工學(xué)院（EPFL） 在2020年發(fā)表在《Nature》雜志上的文章顯示，流型通道（MCC）方案散熱能力為1 723 W/cm 2 @60℃ [7] 。

3.5 電熱力耦合問(wèn)題

先進(jìn)封裝和系統(tǒng)集成技術(shù)不斷演變，不僅提高了電性能，還實(shí)現(xiàn)了多樣化集成，包括通過(guò)異質(zhì)集成方法實(shí)現(xiàn)的具有多種形式的微系統(tǒng)。然而，相應(yīng)的復(fù)雜度和可靠性問(wèn)題卻變成一個(gè)更為嚴(yán)峻的挑戰(zhàn)。目前2.5D、3D芯片的主要應(yīng)用場(chǎng)景包括人工智能、網(wǎng)絡(luò)通信、高性能計(jì)算等，其功耗通常較高。因此，如何保證電源完整性和大電流下的散熱能力至關(guān)重要。另外，復(fù)雜的封裝結(jié)構(gòu)通常會(huì)包含力學(xué)特性差異較大的不同材料結(jié)構(gòu)，在焦耳熱和封裝工藝下均會(huì)帶來(lái)較高的熱應(yīng)力風(fēng)險(xiǎn)。因此，在基于Chiplet技術(shù)的應(yīng)用過(guò)程中，由高功率電磁脈沖、芯片自熱耗散等引起的電、熱、應(yīng)力等多物理效應(yīng)十分突出。這需要人們探索相關(guān)仿真技術(shù)和研究方法，以便為優(yōu)化設(shè)計(jì)提供指導(dǎo)。

基于先進(jìn)集成封裝技術(shù)的多物理效應(yīng)主要由電流連續(xù)性方程、熱傳導(dǎo)方程和彈性力學(xué)方程組等描述。焦耳熱和功率耗散等因素會(huì)引起溫度升高，產(chǎn)生熱變形和熱應(yīng)力。變形會(huì)導(dǎo)致仿真模型網(wǎng)格發(fā)生變化，反過(guò)來(lái)會(huì)影響電場(chǎng)和溫度分布。另外，溫度的改變還會(huì)引起材料屬性發(fā)生變化，導(dǎo)致電場(chǎng)、溫度場(chǎng)、應(yīng)力場(chǎng)發(fā)生變化。

目前芯片功耗越來(lái)越大，球柵陣列（BGA）/柵格陣列（LGA）的通流能力也在不斷提升。由此引發(fā)的系統(tǒng)自發(fā)熱問(wèn)題不僅會(huì)影響芯片的結(jié)溫，還會(huì)對(duì)自身端子溫度產(chǎn)生較大影響，進(jìn)而會(huì)對(duì)系統(tǒng)可靠性造成干擾。BGA/LGA通流仿真涉及電流、熱的協(xié)同仿真。由于BGA/LGA管腳數(shù)量較多，所需的網(wǎng)格量較大，并且端子較為復(fù)雜，異型結(jié)構(gòu)仿真需要先做等效簡(jiǎn)化（簡(jiǎn)化成圓柱體），然后再做整體的電熱聯(lián)合仿真。

集成封裝的結(jié)構(gòu)和材料特性十分復(fù)雜，幾何尺度跨度大，多場(chǎng)耦合聯(lián)動(dòng)效應(yīng)更為復(fù)雜，因此精確多場(chǎng)表征的難度較大。目前市面上有多款可用于分析多物理場(chǎng)耦合的商業(yè)軟件，其中比較常用的有ＡＮＳＹＳ和ＣＯＭＳＯＬ。它們都是基于有限元方法進(jìn)行多物理場(chǎng)仿真分析的。傳統(tǒng)的仿真工具受限于計(jì)算機(jī)資源，無(wú)法處理全芯片模型，通常都會(huì)進(jìn)行簡(jiǎn)化或利用等效模型來(lái)處理。因此，人們需要研究針對(duì)三維集成封裝中多物理問(wèn)題的高性能仿真算法。隨著Chiplet技術(shù)的不斷發(fā)展，多學(xué)科交互與協(xié)作將趨于日常化。因此，如何通過(guò)各學(xué)科人員的緊密合作對(duì)多物理場(chǎng)耦合現(xiàn)象進(jìn)行更為精確的分析，將是業(yè)界共同努力的方向。

3.6 CPUChiplet封裝實(shí)踐

在后摩爾定律時(shí)代，由制程工藝提升帶來(lái)的性能受益已經(jīng)十分有限。受到縮放比例定律的約束，芯片功耗急劇上升，晶體管成本不降反升，單核的性能已經(jīng)趨近極限，多核架構(gòu)的性能提升速度亦在放緩。如何在先進(jìn)制程之外探索一條CPU性能提升的線路，以覆蓋各種高性能計(jì)算的場(chǎng)景，已成為各大芯片廠商關(guān)注的問(wèn)題。隨著云服務(wù)、人工智能、元宇宙時(shí)代的來(lái)臨，下游算力需求呈現(xiàn)多樣化及碎片化，而通用處理器不能滿(mǎn)足相應(yīng)需求。因此，CPU也需要不斷發(fā)展與演進(jìn)。這具體包括以下幾個(gè)方面。

（1）芯片定制化：針對(duì)不同的場(chǎng)景特點(diǎn)設(shè)計(jì)具有不同功能的芯片。

（2）架構(gòu)優(yōu)化：架構(gòu)的優(yōu)化能夠最大程度地提升處理器性能。

（3） 異構(gòu)與集成：似乎是延續(xù)摩爾定律的最佳實(shí)現(xiàn)路徑。例如，蘋(píng)果M1 Ultra芯片利用逐步成熟的3D封裝、片間互連等技術(shù)，使多芯片有效集成。

在CPU中可以采用2.5D先進(jìn)封裝形式，利用高速并行D2D互連接口將兩個(gè)芯片通過(guò)InFO集成到一起，以構(gòu)成超大規(guī)模的芯片系統(tǒng)。利用多層RDL的InFO結(jié)構(gòu)，結(jié)合小尺寸的凸點(diǎn)間距，并采取2 μm/2 μm的線寬/線間距，可實(shí)現(xiàn)更高密度的帶寬。

4 總結(jié)與展望

基于Chiplet的異構(gòu)集成芯片技術(shù)代表了“后摩爾時(shí)代”復(fù)雜芯片設(shè)計(jì)的研制方向。Chiplet這種將芯片性能與工藝制程相對(duì)解耦的技術(shù)為中國(guó)集成電路技術(shù)的發(fā)展開(kāi)辟了一個(gè)新的發(fā)展路徑。該技術(shù)借助現(xiàn)有成熟工藝來(lái)提升復(fù)雜芯片的性能。作為一種新興技術(shù)，當(dāng)前Chiplet正處于發(fā)展階段。相關(guān)大量關(guān)鍵技術(shù)尚未形成標(biāo)準(zhǔn)。中國(guó)學(xué)術(shù)界和產(chǎn)業(yè)界應(yīng)抓住機(jī)會(huì)，在技術(shù)研發(fā)和標(biāo)準(zhǔn)制定方面加大投入，盡快掌握核心技術(shù)。此外，芯片行業(yè)參與者需要避免單打獨(dú)斗，應(yīng)注重生態(tài)建設(shè)，早日建立業(yè)界接受的基于Chiplet的異構(gòu)集成技術(shù)標(biāo)準(zhǔn)，以便在未來(lái)國(guó)際競(jìng)爭(zhēng)中占據(jù)一席之地。

審核編輯：湯梓紅