實(shí)訓(xùn)題目：計(jì)時(shí)器的設(shè)計(jì)

1 系統(tǒng)設(shè)計(jì)

1.1設(shè)計(jì)要求

1.1.1 設(shè)計(jì)任務(wù)

設(shè)計(jì)并制作一臺(tái)計(jì)時(shí)器。

1.1.2 性能指標(biāo)要求

① 用EDA實(shí)訓(xùn)儀的I/O設(shè)備和PLD芯片實(shí)現(xiàn)計(jì)時(shí)器的設(shè)計(jì)。

② 計(jì)時(shí)器能夠顯示時(shí)、分和秒。

③ 用EDA實(shí)訓(xùn)儀上的8只八段數(shù)碼管顯示時(shí)、分和秒（如00123625）。

④ 計(jì)時(shí)器具有復(fù)位和校準(zhǔn)時(shí)、分、秒的按鈕。

1.2 設(shè)計(jì)思路及設(shè)計(jì)框圖

1.2.1設(shè)計(jì)思路

使用兩個(gè)六十進(jìn)制計(jì)數(shù)器和一個(gè)二十四進(jìn)制計(jì)數(shù)器,設(shè)計(jì)出了一個(gè)24小時(shí)計(jì)時(shí)器系統(tǒng)。

輸入CLK為1Hz（1s）的時(shí)鐘，經(jīng)過(guò)60分頻后產(chǎn)生1分鐘時(shí)鐘信號(hào)，再經(jīng)過(guò)60分頻后產(chǎn)生1小時(shí)的時(shí)鐘信號(hào)，最后進(jìn)行24分屏得到1天的脈沖送cout輸出。

將兩個(gè)60分頻和一個(gè)24分頻的輸出送8段數(shù)碼管，得到24小時(shí)的計(jì)時(shí)顯示。

1.2.2總體設(shè)計(jì)框圖

CLK是1Hz時(shí)鐘輸入端。clrn復(fù)位輸入端,低電平有效。jm,jf,js分別是秒，分，時(shí)的時(shí)輸入端，下降沿有效。分別是秒分時(shí)的計(jì)時(shí)輸出端。cout是脈沖輸出端。

各個(gè)模塊程序的設(shè)計(jì)

調(diào)試過(guò)程

在電腦上設(shè)計(jì)好的工程，進(jìn)行編譯，編譯成功后進(jìn)行仿真，仿真成功后生成元件并加入到bdf中,找出相應(yīng)的輸入輸出并與模塊連接好，置頂并編譯，提前鎖好相應(yīng)的管腳。在實(shí)驗(yàn)室使用Quartus 軟件調(diào)試，在軟件中open project打開(kāi)設(shè)計(jì)好的工程，還需要對(duì)bdf進(jìn)行一次置頂編譯下載到實(shí)驗(yàn)箱。

找到鎖好的管腳的撥碼開(kāi)關(guān)或按鍵。撥動(dòng)相應(yīng)的撥碼開(kāi)關(guān)實(shí)現(xiàn)計(jì)時(shí)器的復(fù)位功能，按動(dòng)jm,jf,js所鎖的按鍵可實(shí)現(xiàn)時(shí)、分、秒校準(zhǔn)。實(shí)訓(xùn)過(guò)程中也會(huì)出現(xiàn)一些錯(cuò)誤，如無(wú)法實(shí)現(xiàn)23計(jì)數(shù)歸0，后發(fā)現(xiàn)是因?yàn)槌绦騿?wèn)題，修改后調(diào)試成功。

4 功能測(cè)試

4.1 測(cè)試儀器與設(shè)備 計(jì)算機(jī)。 EDA實(shí)驗(yàn)箱。

4.2 性能指標(biāo)測(cè)試

能按實(shí)驗(yàn)要求實(shí)現(xiàn)8只八段數(shù)碼管顯示(例如00235959)并具有復(fù)位和校準(zhǔn)時(shí)、分、秒和23時(shí)亮燈警告。

附錄1：仿真波形圖（部分模塊）