在項目初期，在使用FPGA工具quartus或者vivado生成版本燒入開發(fā)板進行調(diào)試時（DC開啟優(yōu)化選項后同樣會優(yōu)化掉寄存器），我們有時會發(fā)現(xiàn)部分寄存器被優(yōu)化掉了，今天簡單聊聊被優(yōu)化的幾種情況。

1、寄存器被優(yōu)化的原因

目前鴿子發(fā)現(xiàn)寄存器被優(yōu)化的原因主要有兩種：

1）驅(qū)動寄存器的信號沒有驅(qū)動源

a. 至少有一個信號沒有驅(qū)動源,也可能是多個

2）寄存器負(fù)載是懸空的，包含如下場景

a. 寄存器的唯一負(fù)載時懸空

b. 寄存器的所有負(fù)載均懸空

部分場景下被優(yōu)化的問題很好排查，有些場景排查會比較麻煩，僅僅從信號連線上看都是正常的，無法通過肉眼快速發(fā)現(xiàn)問題，這時候需要去看綜合報告，找到問題的源頭。

2、案例--大量寄存器被優(yōu)化

如下圖所示，crm是復(fù)制產(chǎn)生時鐘復(fù)位的模塊，其中輸出clka/clka_rst_n給模塊a，其中輸出clkb/clkb_rst_n給模塊b。Soft_reset_n是clka_rst_n和clkb_rst_n的源頭之一。Soft_reset_n為0，則clka_rst_n/clkb_rst_n為0，處于復(fù)制狀態(tài)。Soft_reset_n是配置讀寫模塊CSR的一個可配置寄存器，其內(nèi)部偏移地址為0x60。

通過quartus/vivado查看網(wǎng)表結(jié)構(gòu)和資源利用率，我們發(fā)現(xiàn)模塊A和模塊B大量資源被優(yōu)化，不符合常理。經(jīng)過檢測發(fā)現(xiàn)，所有信號連接均正常，沒有懸空，所有信號均存在負(fù)載。

經(jīng)過反復(fù)排查后發(fā)現(xiàn)，CSR模塊被手動添加的Soft_reset_n寄存器地址分配在0x60，而CSR入口wr_addr[5:0]只有6bit，只能訪問0x40以內(nèi)的地址范圍，因此Soft_reset_n在實際網(wǎng)表中是不存在的，導(dǎo)致clka_rst_n/clkb_rst_n都沒有驅(qū)動源，因此模塊A和模塊B大量資源被優(yōu)化。

3、推薦檢查方法

在進行FPGA版本調(diào)試之前，首先進行spyglass lint檢查 或者檢查quartus/vivado產(chǎn)生的綜合報告，檢查是否存在如下warning：

• 信號沒有驅(qū)動
• 信號懸空

把這些warning確認(rèn)完后再進行版本調(diào)試。

4、簡單的規(guī)律

大量模塊邏輯被優(yōu)化，重點看時鐘復(fù)位

少量模塊邏輯被優(yōu)化，重點看資源獨享的驅(qū)動信號。