2.1半加器

2.1.1原理推導(dǎo)得到邏輯關(guān)系

2.1.2 端口定義

做任何模塊前，要確定輸入輸出端口有哪些，有一個(gè)整體的概念；方便以后模塊調(diào)用；

2.1.3 源代碼（附 test 文件）

源文件

測(cè)試文件

2.1.4RTL試圖（兩種）

2.2實(shí)操（quartus13.1與modelsim_alter的操作，主要是每次重新?lián)炱饋?lái)的時(shí)候，都要重新看一遍，所示匯總一次）

2.2.1工程建立

點(diǎn)擊左上角的File---->New Project Wizard如下圖所示

至此完成了工程的創(chuàng)建。下面我們就來(lái)創(chuàng)建工程頂層文件，我們可以點(diǎn)擊菜單欄的 File?New…，然后彈出如圖所示的新建文件窗口， 在這里我們可以選擇各種需要的設(shè)計(jì)文件格式?？梢宰鳛楣こ添攲釉O(shè)計(jì)文件的格式主要在 Design Files 類(lèi)別下，我們選擇 Verilog HDL File并單擊OK 完成文件創(chuàng)建。在主編輯窗口中， 出現(xiàn)了一個(gè)新建的空白的可編輯文件， 我們接著在該文件中輸入實(shí)現(xiàn)實(shí)驗(yàn)功能的一段 Verilog 代碼，并保存文件名為h_addr.v

自此， 我們的工程創(chuàng)建和設(shè)計(jì)輸入工作已經(jīng)完成。但是為了驗(yàn)證一下設(shè)計(jì)輸入的代碼的基本語(yǔ)法是否正確，可以點(diǎn)擊 Flow→Compilation 下的 Analysis & Elaboration 按鈕，如圖所示。同時(shí)我們可以輸出打印窗口的 Processing 里的信息，包括各種 warning 和 Error。

Error是不得不關(guān)注的，因?yàn)?Error 意味著我們的代碼有語(yǔ)法錯(cuò)誤，后續(xù)的編譯將無(wú)法繼續(xù)；而warning 則不一定是致命的，但很多時(shí)候 warning 中暗藏玄機(jī)，很多潛在的問(wèn)題都可以從這些條目中尋找到蛛絲馬跡。當(dāng)然了，也并不是說(shuō)一個(gè)設(shè)計(jì)編譯下來(lái)就不可以有 warning，如果能夠確認(rèn)這些 warning 符合我們的設(shè)計(jì)要求，那么可以忽略它。

最后，在 Analysis & Elaboration 完成后，通常前面的問(wèn)號(hào)會(huì)變成勾號(hào)，表示通過(guò)。

2.2.2仿真文件

完成了前面基本的設(shè)計(jì)輸入后， 為了進(jìn)一步的驗(yàn)證代碼所實(shí)現(xiàn)功能的正確性， 我們還需要進(jìn)行仿真測(cè)試。首先我們可以點(diǎn)擊菜單欄的Processing→Start→Start Test Bench Template Writer，隨后彈出提示“Test Bench TemplateWriter was successful“，那么我們就已經(jīng)創(chuàng)建了一個(gè) Verilog測(cè)試腳本，在此腳本中，我們可以設(shè)計(jì)一些測(cè)試激勵(lì)輸入并且觀察相應(yīng)輸出， 借此我們就能夠驗(yàn)證原工程的設(shè)計(jì)代碼是否符合要求。

我們打開(kāi)工程路徑下的/simulation/modelsim 文件夾，可以看到一個(gè)名為led_flash.vt 的測(cè)試腳本文件創(chuàng)建了。

我們可以在 Quartus II 中打開(kāi)這個(gè)文件，并且將其重新編輯（見(jiàn)2.1.3測(cè)試文本撰寫(xiě)）

完成測(cè)試腳本編寫(xiě)，我們接著需要打開(kāi)菜單欄的 Assigement→Settings 選項(xiàng)，選擇Category?EDA Tool Setting→Simulation，在右邊的相關(guān)屬性中做如圖所示的設(shè)置，在選中Comple test bench 后，我們要點(diǎn)擊后面的 Test Benches…按鈕去選擇剛才創(chuàng)建的測(cè)試腳本。

回到 Setting 中也點(diǎn)擊 OK 完成所有相關(guān)設(shè)置。我們還需要打開(kāi)菜單欄的 Tools→Options配置頁(yè)面，我們選擇 Category 下的 General→EDA Tool Options，然后設(shè)置 ModelSim-Altera軟件安裝路徑（請(qǐng)根據(jù)實(shí)際安裝時(shí)的路徑進(jìn)行設(shè)置） 。

當(dāng) Quartus II 調(diào)用 ModelSim-Altera 軟件進(jìn)行仿真時(shí)，會(huì)通過(guò)這里所設(shè)置的路徑來(lái)查找并啟動(dòng)ModelSim-Altera。

在仿真測(cè)試前，我們還需要對(duì)工程進(jìn)行一次編譯。點(diǎn)擊 Flow→Compilation 下的 Analysis & Elaboration 按鈕。

仿真測(cè)試的所有準(zhǔn)備工作就緒了，下面我們就可以一鍵完成仿真工作。點(diǎn)擊菜單欄的Tools→Run Simulation Tool→RTL Simulation。隨后 ModelSim-Altera 便啟動(dòng)，如圖所示，這ModelSim-Altera 軟件的工作界面。

3.最終仿真結(jié)果以及打印信息