2分頻器電路圖，其中DFF1是D Flip Flop，即D觸發(fā)器；右邊是輸入輸出信號圖

由于這篇文章有一定的技術(shù)含量，大家不一定能一口氣全讀完。因此先討論本來寫在結(jié)尾的閑談。關(guān)于分頻器，就我目前的接觸主要是在時鐘綜合器、鎖相環(huán)等時鐘相關(guān)的模塊中看到分頻器，在FPGA等數(shù)字IC或者RFIC中也有用到分頻器。

為了了解分頻器的重要性，我們來看一個實例，石英晶振，通過這個例子，我們還能知道時鐘信號為什么被稱為時鐘信號了。

石英晶振是一種基于壓電效應的振蕩器，壓電也就是說施加在石英上的壓力會轉(zhuǎn)化成電壓，電壓會轉(zhuǎn)化成對石英的壓力。

通過這個特性，我們石英晶振接在一個反向放大電路后，石英晶振就會產(chǎn)生振蕩信號（關(guān)于震蕩信號的產(chǎn)生，我們會在之后的振蕩器章節(jié)再進行系統(tǒng)地討論）。

（專業(yè)人士可能會想了解分數(shù)分頻器，不過分數(shù)分頻器一般是通過FPGA來實現(xiàn)，它是通過Verilog代碼綜合出電路；在這里我們由于當前還沒學會Verilog綜合，因此沒有實際可供參考的模擬分數(shù)分頻器電路來做研究，因此沒法通過模擬IC的方法直接搭建分數(shù)分頻器。）

2分頻器電路圖，其中DFF1是D Flip Flop，即D觸發(fā)器；右邊是輸入輸出信號圖

分頻器的原理圖與輸入輸出信號對比圖

3. 任意整數(shù)N分頻器的構(gòu)建

有了真值表，我們就能得到卡諾圖如下：

進一步計算出邏輯關(guān)系式：

或者可以省去與符號寫成：

原理圖如下：

分頻器原理圖

分頻器仿真結(jié)果