昨天發(fā)了一篇TI的技術(shù)文章，里面提到了一個比較有意思的電路，就是用多路PWM并聯(lián)來提高PWM-DAC的輸出精度。比如組合兩路8bit的PWM來組合為16bit的PWM-DAC。

理論

那么先解釋一下PWM的精度問題(因為 PWM的占空比精度直接關(guān)聯(lián)到PWM做DAC應(yīng)用時的DAC精度 )。

舉一個例子：如果 要產(chǎn)生10kHz的PWM波形 ，而分別提供50Mhz的時鐘和10Mhz 的PWM外設(shè)時鐘，那么毋庸置疑的是均可以產(chǎn)生10Khz的波形。

但是如果要調(diào)整這個波形的占空比，從0%到100%，那么在PWM時鐘為50Mhz的時候，可以調(diào)整出5000步，而在時鐘為10Mhz的情況下，只能調(diào)整出1000步。

那么如果在上述的例子中， 時鐘為10Mhz的情況下，如果想要保持分辨率為5000，那么就要改變PWM的頻率，把頻率降低為2Khz就可以滿足5000的分辨率。 然而在降低PWM頻率的時候會隨之帶來另一個問題，那么就是轉(zhuǎn)化出的 DAC的紋波變大了(因為濾波器參數(shù)沒變，PWM的頻率降低后， 濾波器對PWM的高次諧波的衰減變?nèi)趿?)。那么 為了維持轉(zhuǎn)化后DAC的紋波，就要調(diào)低濾波器的截止頻率。如下圖所示，濾波器和PWM的傅里葉變換后高次諧波的關(guān)系。

但是由RC濾波器的公式

可知，如若降低濾波器的截止頻率fc的話，有兩種選擇，要么增加電阻阻值，要么增加電容容值。然而這兩項無一例外的都會增加這個PWM轉(zhuǎn)DAC的建立時間(建立時間和RC常數(shù)相關(guān)) 。

那么有什么方法可以在保持時鐘和頻率以及建立時間都不改變的情況下來提高PWM-DAC的分辨率呢?此時就可以使用多個PWM疊加，這種方法來提高轉(zhuǎn)化DAC分辨率的電路 ，簡圖如下：

仿真

首先使用 信號發(fā)生器輸出PWM頻率為100Khz ，假定PWM 分辨率為10 (即PWM占空比的 調(diào)節(jié)步長為10%)那么如果只用一路PWM轉(zhuǎn)DAC的話，輸出DAC的電壓只能是0.1VCC，0.2VCC，0.3*VCC一直到VCC，DAC輸出也是10%步進(jìn)，和PWM的精度(10%步進(jìn))是完全一致的。 例如下圖仿真，幅值為 10V的占空比為40%的PWM信號經(jīng)過濾波器后輸出的電壓為4V 。這個10V幅值PWM 步進(jìn)10%的話，這個電路的輸出電壓只能是隨著占空比的10%步進(jìn)而輸出0V，1V，2V，3V，4V.....10V(1V精度 ) 。

那么假如此時按照TI的思路， 再并聯(lián)一路PWM過去會如何呢? 此時綠色信號發(fā)生器XFG1的輸出PWM1便可以代表 DAC的低位(即TI技術(shù)文檔中的PWML信號)，藍(lán)色信號發(fā)生器XFG2的輸出PWM2便 代表DAC的高位(即TI技術(shù)文檔中的PWMH信號)，那么整個電路便可以輸出0-10V(1%步進(jìn)，0.1V精度 ) ，輸出電壓公式可以列為：VXFG20.9+VXFG10.1 (可以用疊加定理求取)。下圖仿真的電壓為：

10V*40%0.9+10V10%*0.1=3.7V

便以此實現(xiàn)了1%的步進(jìn)精度，提高了DAC的輸出。