首發(fā)IEDN電子技術(shù)設(shè)計

近年來隨著高性能計算需求的持續(xù)增長，HBM（High Bandwidth Memory，高帶寬存儲器）總線接口被應(yīng)用到越來越多的芯片產(chǎn)品中，然而HBM的layout實(shí)現(xiàn)完全不同于傳統(tǒng)的Package/PCB設(shè)計，其基于2.5D interposer的設(shè)計中，由于interposer各層厚度非常薄且信號線細(xì)，使得直流損耗、容性負(fù)載、容性/感性耦合等問題嚴(yán)重，給串?dāng)_和插損指標(biāo)帶來了非常大的挑戰(zhàn)。

為應(yīng)對這些挑戰(zhàn)，傳統(tǒng)上可以通過參數(shù)化建模進(jìn)行大量例子掃描迭代仿真，來確定合適的方案。但由于HBM設(shè)計方案可變化的方式非常多，使得掃描仿真的工作量很大，同時大量的掃描仿真也對仿真計算資源和產(chǎn)品交付時間造成了很大的壓力。

本篇文章將針對上述HBM設(shè)計挑戰(zhàn)和傳統(tǒng)仿真流程上的問題，提出相應(yīng)的解決方案。

HBM仿真實(shí)例

HBM仿真設(shè)計的關(guān)鍵在于，確定合適的interposer出線類型。HBM的出線類型仿真確認(rèn)流程在行業(yè)里有兩種方式：

1)前仿真確認(rèn)，即仿真工程師創(chuàng)建參數(shù)化的HBM出線類型仿真，通過仿真確認(rèn)最佳出線類型，并反饋給layout工程師實(shí)現(xiàn)。相對來說效率較高，可嘗試大量的出線類型進(jìn)而選擇更好的。這是一種主流的方式。

2)后仿真確認(rèn)，即layout工程師做多種不同的設(shè)計用于仿真。相對來說效率較低，可嘗試的出線類型數(shù)量有限，難以獲得最佳值。本文將不做討論。

圖1 HBM出線類型截面

上圖1是4種簡化的HBM出線類型截面示意圖，這個設(shè)計方案中有5層金屬層，其中褐色為信號，綠色為GND。從這4種出線類型中可以看到，信號和GND分布的位置是不同的，對應(yīng)的性能也會有所不同。這些位置信息可以定義為變量信息，而位置的變化就是變量的取值，因此，需要進(jìn)行掃描仿真來判斷最佳位置。HBM的出線類型相關(guān)的變量可達(dá)十幾種，比如：信號金屬寬度/厚度、GND金屬寬度、相對位置、介質(zhì)厚度、縱向GND處理方式等。各種變量在不同的取值組合下，相應(yīng)地、迭代的case數(shù)量會達(dá)到幾百種甚至更多，這需要在前仿真中完成。因此，傳統(tǒng)方法上獲得一個較好的出線類型有很大工作量和仿真時間需求。

如何在有限的時間內(nèi)，在仿真少數(shù)case的情況下，就找到較好的答案？

Cadence Optimality Intelligent System Explorer的AI算法在下圖2的HBM仿真設(shè)計流程中替代了傳統(tǒng)的遍歷掃描，實(shí)現(xiàn)了AI智能參數(shù)化判別掃描，來加速迭代結(jié)果收斂。應(yīng)用AI算法使得計算幾十個例子所得的結(jié)果就能達(dá)到傳統(tǒng)數(shù)百個參數(shù)化仿真迭代的效果。

圖2 HBM仿真設(shè)計流程圖

根據(jù)用戶計劃仿真的HBM出線類型和對應(yīng)的變量，將其在Cadence Clarity 3D Workbench中創(chuàng)建出HBM 3D結(jié)構(gòu)圖，如下圖3。注意：所有需要參與參數(shù)化仿真的結(jié)構(gòu)都要定義為變量，比如：金屬線寬度。

圖3 HBM 3D結(jié)構(gòu)

完成HBM 3D結(jié)構(gòu)設(shè)計、仿真端口頻率等設(shè)置后，在Optimality Explorer界面中勾選相關(guān)參與掃描的變量，并對變量取值范圍進(jìn)行定義。變量取值類型支持連接值、離散值、數(shù)組三種類型，如下圖4。離散和數(shù)組類型是因?yàn)樵谏a(chǎn)中有些結(jié)構(gòu)只有固定幾種選項(xiàng)可以選擇，比如：介質(zhì)厚度、金屬厚度。

圖4參數(shù)掃描定義

完成變量參數(shù)定義后，接著定義相應(yīng)端口的插損、串?dāng)_相關(guān)表達(dá)式及收斂目標(biāo)函數(shù)，如下圖5，以便用于AI仿真收斂。

圖5定義收斂目標(biāo)函數(shù)

下圖6為仿真結(jié)果收斂記錄圖表。從圖表上可以看到第29次的時候已經(jīng)獲得非常好的值，這時用戶就可以停止本次仿真或者先用第29次的結(jié)果作下一步的仿真。Optimality Explorer支持多case并行仿真，以進(jìn)一步減少仿真時間。

圖6收斂紀(jì)錄圖表

將優(yōu)化完成的HBM出線類型對應(yīng)的S參數(shù)在時域里驗(yàn)證，如果能滿足要求，則將對應(yīng)的參數(shù)傳遞給interposer layout工程師，并根據(jù)這些參數(shù)完成最終的HBM設(shè)計。最終，設(shè)計好的HBM layout導(dǎo)入Clarity 3D Solver中再次提取模型，并加載到Cadence Sigrity Topology Explorer（TopXP）中進(jìn)行最后的時域眼圖仿真，如下圖7。

圖7時域鏈路

總結(jié)

本例中應(yīng)用了Cadence公司的Optimality Explorer優(yōu)化，其內(nèi)嵌AI算法，并與Clarity 3D Solver的參數(shù)化仿真結(jié)合，幫助用戶快速收斂結(jié)果。Optimality Explorer具有極強(qiáng)的樣本有效性，只需較少地迭代次數(shù)，即可得到一個較好的結(jié)果。內(nèi)部AI優(yōu)化算法通過基于目標(biāo)函數(shù)的前期評估結(jié)果建立替代函數(shù)（概率模型），來找到最小化目標(biāo)函數(shù)的值。該AI算法與傳統(tǒng)隨機(jī)或網(wǎng)格搜索的不同之處在于，它在嘗試下一組超參數(shù)時，會參考前期的評估結(jié)果，因此可以省去很多無用功，最終達(dá)到快速收斂的效果。

本文轉(zhuǎn)載自：Cadence楷登PCB及封裝資源中心

審核編輯 黃宇