SDRAM模塊① — 單字讀寫

筆者與SDRAM有段不短的孽緣，它作為冤魂日夜不斷糾纏筆者。筆者嘗試過許多方法將其退散，不過屢試屢敗的筆者，最終心情像橘子一樣橙。

圖18.1 數(shù)據(jù)讀取（理想時(shí)序左，物理時(shí)序右）。

首先，讓我們來了解一下，什么才是數(shù)據(jù)讀取的最佳狀態(tài)？如圖18.1所示，紅色箭頭是上升沿，綠色箭頭是鎖存沿。左圖是理想時(shí)序讀取數(shù)據(jù)的最佳狀態(tài)，即T0發(fā)送數(shù)據(jù)，T1鎖存數(shù)據(jù)。右圖則是物理時(shí)序讀取數(shù)據(jù)的最佳狀態(tài)，即T0發(fā)送數(shù)據(jù)，然后數(shù)據(jù)經(jīng)由 TDATA延遲，然后T1鎖存數(shù)據(jù)。理想狀態(tài)下，讀取數(shù)據(jù)不用考慮任何物理因數(shù)，凡是過去值都會讀取成功。

圖18.2 讀取數(shù)據(jù)（物理時(shí)序）。

然而物理狀態(tài)下，讀取數(shù)據(jù)則必須考慮物理因數(shù)，但是物理時(shí)序也有所謂的理想狀態(tài)，即數(shù)據(jù)被TDATA推擠，然后恰好停留在鎖存沿的正中間。該狀態(tài)之所以稱為理想，那是因?yàn)榻r(shí)間TSETUP與保持時(shí)間THOLD都被滿足。

如圖18.2所示，TSETUP從數(shù)據(jù)中間向左邊覆蓋，THOLD從數(shù)據(jù)中間向右邊覆蓋，如果兩者不完全覆蓋數(shù)據(jù)，那么數(shù)據(jù)的有效性就能得到保證。簡言之，數(shù)據(jù)是否讀取成功，建立時(shí)間還有保持時(shí)間都必須得到滿足。但是我們也知道，Verilog不能描述理想以外的東西，即Verilog無力描述TDATA。話雖如此，我們可以改變時(shí)鐘位移來達(dá)到同樣的效果。

圖18.3 CLOCK1位移 -180°（左圖），沒有位移（中圖），CLOCK2 位移 +180°（右圖），以及修正結(jié)果。

常見的理想時(shí)序，最多適用在FPGA的內(nèi)部而已。當(dāng)描述功活動(dòng)涉及FPGA的外部，那么理想時(shí)序必須考慮對外的情況。如圖18.3所示，中間的理想時(shí)序圖可以經(jīng)由 CLOCK1 位移 -180°，又或者 CLOCK2 位移 +180° 來得到同樣的效果。雖說180° 的位移是理想效果，但是我們還要考慮物理路徑所帶來的影響。根據(jù)Alinix 301這只開發(fā)板，我們必須追加 -30° 位移才能達(dá)到修正的效果。（注意：追加-30° 的修正時(shí)序僅僅為適用Alinix 301這只板子而已）。理解完畢以后，我們便可進(jìn)入正題。

驅(qū)動(dòng)SDRAM而言，簡單可以分為以下四項(xiàng)操作：

（一）初始化

（二）刷新操作

（三）讀操作

（四）寫操作

初始化令SDRAM就緒，刷新操作就是不失掉內(nèi)容（數(shù)據(jù)），讀操作就是從SDRAM哪里讀取數(shù)據(jù)，寫操作就是向SDRAM寫數(shù)據(jù)。其中，讀寫操作又有單字讀寫，多字讀寫還有頁讀寫。

首先，讓我們來分析一下Alinx 開發(fā)板上HY57V2562GTR 這只SDRAM。根據(jù)手冊，這只SDRAM有256Mb的容量，4個(gè)BANK（即一個(gè)BANK為64Mb)，頻率極限為200Mhz，數(shù)據(jù)保留周期為 8192 / 64ms。至于引腳定義如表18.1所示：

表18.1 SDRAM的引腳定義

如表18.1所示，CLK為SDRAM的時(shí)鐘源。CKE，CS，RAS，CAS還有WE皆為命令信號，五者相互組合形成以下幾個(gè)常用命令，結(jié)果如表18.2所示：

表18.2 常用命令。

l NOP為No Operation，即空命令，除了給空時(shí)間以外沒有任何意義。

l ACT為Active，即激活命令，用來選擇某Bank某行。

l WR為Write，即寫命令，通知設(shè)備開始寫數(shù)據(jù)。

l RD為Read，即讀命令，通知設(shè)備開始讀數(shù)據(jù)。

l BSTP為Burst Stop，即停止命令，禁止設(shè)備繼續(xù)讀寫。

l PR為 Precharge，即預(yù)充命令，用來釋放某Bank與某行的選擇。

l AR為Auto Refresh，即刷新命令，用來刷新或者更新數(shù)據(jù)內(nèi)容。

l LMR為Load Mode Register，即設(shè)置命令，用來配置設(shè)備參數(shù)。

Verilog則可以這樣描述這些命令，結(jié)果如代碼18.1所示：

    parameter _INIT = 5'b01111, _NOP = 5'b10111, _ACT = 5'b10011, _RD = 5'b10101, _WR = 5'b10100,

              _BSTP = 5'b10110, _PR = 5'b10010, _AR = 5'b10001, _LMR = 5'b10000;

代碼18.1

DQ0~DQ15為數(shù)據(jù)信號。BA0~1與A0~A12皆為地址信號，其中A0~A12行列共用，，然而地址信號可以指向的范圍，如下計(jì)算：

2（2 Bank ＋ 13 Row ＋ 9 Column）× 16 bit = 224× 16 bit

= 1.6777216e7 × 16 bit // 16M × 16 bit

= 2.68435456e8 bit

= 262144 kbit

= 256 Mbits

初始化：

初始化除了就緒SDRAM以外，我們還要設(shè)置SDRAM內(nèi)部的 Mode Register，設(shè)置內(nèi)容內(nèi)容如表18.3所示：

表18.3 Mode Register的內(nèi)容。

如表18.3所示，設(shè)置內(nèi)容必須經(jīng)由地址信號A12~A0。其中A2~A0表示字讀寫的長度，實(shí)驗(yàn)十八為單字讀寫，所以A2~A0設(shè)置為3’b000。A3表示讀寫次序，1’b0表示順序讀寫。A6~A4表示 CAS 延遲（也可以視為讀出延遲），設(shè)為 3’b011是為讀出更穩(wěn)定。A9表示讀寫模式，一般都是設(shè)置為1’b0。

圖18.4 初始化的理想時(shí)序圖。

圖18.4是初始化的理想時(shí)序圖，其中CLOCK1為 -210°的系統(tǒng)時(shí)鐘，CLOCK2為SDRAM的時(shí)鐘。rCMD為CKE，CS，RAS，CAS還有WE等命令。rA為A0~A12，rBA為BA0~BA1等地址信號。初始化過程如下所示：

l T0，滿足100us；

l T1，發(fā)送PR命令，拉高所有rA與rBA。

l T1半周期，SDRAM讀取。

l T2，滿足TRP；

l T3，發(fā)送AR命令。

l T3半周期，SDRAM讀取。

l T4，滿足TRRC，

l T5，發(fā)送AR命令。

l T5半周期，SDRAM讀取。

l T6，滿足TRRC，

l T7，發(fā)送LMR命令與相關(guān)Code（設(shè)置內(nèi)容）。

l T7半周期，SDRAM讀取。

l T8，滿足TMRD。

怎么樣？讀者是不是覺得很單純呢？事后，Verilog則可以這樣描述，結(jié)果如代碼18.2所示：

1.    case( i )

2.

3.           0:  // delay 100us

4.           if( C1 == T100US -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

5.           else begin C1 <= C1 + 1'b1; end

6.

7.           1: // Send Precharge Command

8.           begin rCMD <= _PR; { rBA, rA } <= 15'h3fff; i <= i + 1'b1; end

9.

10.           2: // wait TRP 20ns

11.          if( C1 == TRP -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

12.           else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

13.

14.           3: // Send Auto Refresh Command

15.           begin rCMD <= _AR; i <= i + 1'b1; end

16.

17.           4: // wait TRRC 63ns

18.          if( C1 == TRRC -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

19.           else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

20.

21.           5: // Send Auto Refresh Command

22.           begin rCMD <= _AR; i <= i + 1'b1; end

23.

24.          6: // wait TRRC 63ns

25. if( C1 == TRRC -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

26.          else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

27.

28.          7: // Send LMR Cmd. Burst Read & Write, 3'b011 mean CAS latecy = 3, Sequential, 1 burst length

29.          begin rCMD <= _LMR; rBA <= 2'b11; rA <= {3'd0,1'b0,2'd0,3'b011,1'b0, 3'b000}; i <= i + 1'b1; end

30.

31.         8: // Send 2 nop CLK for tMRD

32.         if( C1 == TMRD -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

33.         else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

34.

35.         9: // Generate done signal

36.         begin isDone <= 1'b1; i <= i + 1'b1; end

37.

38.        10:

39.        begin isDone <= 1'b0; i <= 4'd0; end

40.

41.    endcase

代碼18.2

代碼18.2完全按照圖18.4去驅(qū)動(dòng)，讀者只要將i看為T就萬事大吉，其中步驟7發(fā)送LMR命令還有設(shè)置Code內(nèi)容。至于步驟8~9則用來產(chǎn)生完成信號。

刷新操作：

圖18.5 刷新操作的理想時(shí)序圖。

所謂定期刷新就是被宮掉的初始化，如圖18.5所示，時(shí)序過程如下：

l T0，發(fā)送PR命令（拉高所有rA與rBA視喜好而定）；

l T0半周期，SDRAM讀取。

l T1，滿足TRP；

l T2，發(fā)送AR命令。

l T2半周期，SDRAM讀取。

l T3，滿足TRRC，

l T4，發(fā)送AR命令。

l T4半周期，SDRAM讀取。

l T5，滿足TRRC，

Verilog 則可以這樣表示，結(jié)果如表18.3所示：

1.    case( i )

2.

3.            0: // Send Precharge Command

4.            begin rCMD <= _PR; i <= i + 1'b1; end

5.

6.            1: // wait TRP 20ns

7.            if( C1 == TRP -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

8.             else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

9.

10.             2: // Send Auto Refresh Command

11.             begin rCMD <= _AR; i <= i + 1'b1; end

12.

13.             3: // wait TRRC 63ns

14.            if( C1 == TRRC -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

15.             else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

16.

17.            4: // Send Auto Refresh Command

18.             begin rCMD <= _AR; i <= i + 1'b1; end

19.

20.             5: // wait TRRC 63ns

21.            if( C1 == TRRC -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

22.             else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

23.

24.             6: // Generate done signal

25.             begin isDone <= 1'b1; i <= i + 1'b1; end

26.

27.            7:

28.            begin isDone <= 1'b0; i <= 4'd0; end

29.

30.    endcase

代碼18.3

除了步驟6~7用來產(chǎn)生完成信號以外，代碼18.3都是據(jù)圖18.5描述。SDRAM儲存的內(nèi)容是非常脆弱的，如果我們不定期刷新內(nèi)容，該內(nèi)容有可能會蒸發(fā)掉。根據(jù) HY57V2562GTR這只 SDRAM，它的內(nèi)容儲存周期為 8192 / 64ms，然而定期刷新的計(jì)算如下：

64ms / 8192 = 7.8125us

換言之，每隔7.8125微妙就要刷新一次所有內(nèi)容。

寫操作：

圖18.6 寫操作的理想時(shí)序圖。

圖18.6是寫操作的理想時(shí)序圖，過程如下：

l T1，發(fā)送ACT命令，BANK地址與行地址；

l T1半周期，SDRAM讀?。?/p>

l T2，滿足TRCD；

l T3，發(fā)送WR命令，BANK地址與列地址，還有寫數(shù)據(jù)；

l T3半周期，SDRAM讀取

l T4，滿足TWR；

l T5，滿足TRP。

正如前面說過，ACT命令式用來選擇BANK地址與行地址，然而關(guān)鍵就在T3。T3除了發(fā)送WR命令，列地址，還有些數(shù)據(jù)以外，A10拉高是為了執(zhí)行預(yù)充電。所謂預(yù)充電就是釋放BANK地址，行地址與列地址等的選擇。因此，滿足TWR以后，我們還要滿足TRP的釋放時(shí)間，好讓SDRAM有足夠的時(shí)間自行釋放選擇。

Verilog則可以這樣描述，結(jié)果如代碼18.4所示：

1.    case( i )

2.

3.          0: // Set IO to output State

4.         begin isOut <= 1'b1; i <= i + 1'b1; end

5.

6.         1: // Send Active Command with Bank and Row address

7.         begin rCMD <= _ACT; rBA <= iAddr[23:22]; rA <= iAddr[21:9]; i <= i + 1'b1; end

8.

9.        2: // wait TRCD 20ns

10.        if( C1 == TRCD -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

11.         else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

12.

13.         3: // Send Write cmd with row address, pull up A10 1 clk to PR

14.         begin rCMD <= _WR; rBA <= iAddr[23:22]; rA <= { 4'b0010, iAddr[8:0] }; i <= i + 1'b1; end

15.

16.         4: // wait TWR 2 clock

17.         if( C1 == TWR -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

18.          else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end ?

19.

20.         5: // wait TRP 20ns

21.         if( C1 == TRP -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

22.          else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

23.

24.          6: // Generate done signal

25.          begin isDone <= 1'b1; i <= i + 1'b1; end

26.

27.         7:

28.         begin isDone <= 1'b0; i <= 4'd0; end

29.

30.     endcase

代碼18.4

根據(jù)前面的計(jì)算，BA1~BA0再加上 RA12~A0與 CA8~A0以后，一共有24位寬，詳細(xì)的位分配如表18.4所示：

表18.4 Addr的位分配。

如代碼18.4所示，步驟用來設(shè)置IO口為輸出。步驟1為rA賦值行地址，步驟3則為rA賦值列地址，并且拉高A10以示自行預(yù)充電。步驟6~7用來產(chǎn)生完成信號。

讀操作：

圖18.7 讀操作的理想時(shí)序。

圖18.7為讀操作的理想時(shí)序，大致過程如下：

l T1，發(fā)送ACT命令，BANK地址與行地址；

l T1半周期，SDRAM讀??；

l T2，滿足TRCD；

l T3，發(fā)送RD命令，BANK地址與列地址；

l T3半周期，SDRAM讀取命令。

l T4，滿足 CAS Latency。

l T5，讀取數(shù)據(jù)。

l T6，滿足TRP。

讀操作與寫操作的過程大同小異，除了WR命令變成RD命令以外，A10為1同樣表示自行預(yù)充電，余下就是滿足CAS Latency。好奇的同學(xué)一定會覺得疑惑，為何CL 為3呢？其實(shí)沒什么，只是直感上覺得3這個(gè)數(shù)字比較順眼一點(diǎn)。注意CL的計(jì)算方式是讀取RD命令以后開始計(jì)算。

Verilog可以這樣描述，結(jié)果如代碼18.5所示：

1.    case( i )

2.

3.            0:

4.            begin isOut <= 1'b0; D1 <= 16'd0; i <= i + 1'b1; end

5.

6.             1: // Send Active command with Bank and Row address

7.             begin rCMD <= _ACT; rBA <= iAddr[23:22]; rA <= iAddr[21:9]; i <= i + 1'b1; end

8.

9.            2: // wait TRCD 20ns

10.            if( C1 == TRCD -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

11.            else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

12.

13.            3: // Send Read command and column address, pull up A10 to PR.

14.             begin rCMD <= _RD; rBA <= iAddr[23:22]; rA <= { 4'b0010, iAddr[8:0]}; i <= i + 1'b1; end

15.

16.            4: // wait CL 3 clock

17.            if( C1 == CL -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

18.            else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

19.

20.            5: // Read Data

21.            begin D1 <= S_DQ; i <= i + 1'b1; end

22.

23.           6: // wait TRP 20ns

24.           if( C1 == TRP -1 ) begin C1 <= 14'd0; i <= i + 1'b1; end

25.            else begin rCMD <= _NOP; C1 <= C1 + 1'b1; end

26.

27.            7: // Generate done signal

28.            begin isDone <= 1'b1; i <= i + 1'b1; end

29.

30.           8:

31.           begin isDone <= 1'b0; i <= 4'd0; end

32.

33.    endcase

代碼18.5

代碼18.5完全根據(jù)圖18.7描述，除了步驟7~8用于產(chǎn)生完成信號以外。SDRAM的基本操作大致上就是這樣而已，完后我們便可以開始建模了。

圖18.8 SDRAM基礎(chǔ)模塊的建模圖。

圖18.8是SDRAM基礎(chǔ)模塊的建模圖，SDRAM基礎(chǔ)模塊的內(nèi)容包括SDRAM控制模塊，還有SDRAM功能模塊。外圍的PLL模塊應(yīng)用頻率為133Mhz向左位移210°的CLOCK1，還有133Mhz的CLOCK2。CLOCK1用作系統(tǒng)時(shí)鐘，CLOCK用作SDRAM時(shí)鐘。如果PLL模塊硬要分類的話，它應(yīng)該屬于特殊性質(zhì)的即時(shí)類吧??？

SDRAM控制模塊主要負(fù)責(zé)一些操作的調(diào)度，左邊2位Call/Done由外部調(diào)用，其中 [1]為寫操作 [0]為讀操作；右邊4位Call/Done為調(diào)用SDRAM功能模塊，其中 [3]為寫操作 [2]為讀操作 [1]為刷新 [0]為初始化。SDRAM功能模塊的右邊是驅(qū)動(dòng)SDRAM硬件資源的頂層信號，左邊的問答信號被控制模塊調(diào)用以外，地址信號還有數(shù)據(jù)信號都直接連接外部。

審核編輯：劉清