采用UltraScale/UltraScale+芯片進(jìn)行DFX設(shè)計(jì)時(shí)，建議從以下角度對(duì)設(shè)計(jì)進(jìn)行檢查。

動(dòng)態(tài)區(qū)是否包含全局時(shí)鐘緩沖器或MMCM/PLL？

當(dāng)這些時(shí)鐘物理單元出現(xiàn)在動(dòng)態(tài)區(qū)，那么相關(guān)的物理單元都要以PU（Programmable Unit）的一部分出現(xiàn)在動(dòng)態(tài)區(qū)。如下圖所示，圖中紅色標(biāo)記為MMCM，黃色標(biāo)記為相關(guān)的PU，包括以整個(gè)Clock Region為高度的I/O Bank，與之緊鄰共享布線資源的CLB。

這就意味著在畫Pblock時(shí)，Pblock的高度要Clock Region對(duì)齊，同時(shí)Pblock的形狀最好為矩形。一旦為其他形狀，最高的矩形部分必須與Clock Region對(duì)齊且包含I/O Bank和相應(yīng)的全局時(shí)鐘緩沖器或MMCM/PLL，如下圖所示。圖中右側(cè)高亮矩形為最高的矩形，其邊界與Clock Region對(duì)齊，且包含上圖所示的黃色區(qū)域。

是否使用了下列邏輯單元： BSCAN/DCIRESET/FRAME_ECC/ICAP/STARTUP/USR_ACCESS？

這些模塊必須放置在靜態(tài)區(qū)。

是否設(shè)置了Pblock的邊界？

對(duì)于UltraScale/UltraScale+芯片，DFX設(shè)計(jì)時(shí)Pblock的X軸邊界（水平方向）可以是PU如CLB、BRAM、DSP等，Y軸（豎直方向）邊界可以時(shí)鐘區(qū)域（CR）或IO Bank為邊界，如果動(dòng)態(tài)區(qū)包含了時(shí)鐘緩沖器，那么整個(gè)CR都要在動(dòng)態(tài)區(qū)。

如果是SSI芯片，動(dòng)態(tài)區(qū)是否跨die？

如果目標(biāo)芯片為SSI芯片，建議將動(dòng)態(tài)區(qū)放置在一個(gè)SLR內(nèi)。如果不可避免動(dòng)態(tài)區(qū)要跨die，那么就要保證足夠的跨die資源（LAGUNA寄存器）可用。這時(shí)最好將die邊界的時(shí)鐘區(qū)域放置在動(dòng)態(tài)區(qū)，例如，目標(biāo)芯片為xcvu5p，有兩個(gè)die。動(dòng)態(tài)區(qū)如果在die1，那么還要包括die0的邊界CR，即die1+CR（die0邊界）。

高速收發(fā)器是否在動(dòng)態(tài)區(qū)？

UltraScale/UltraScale+的GT是支持動(dòng)態(tài)可重配置的，如果GT出現(xiàn)在動(dòng)態(tài)區(qū)，那么GT所在的整個(gè)Quad包括GT_CHANNEL、GT_COMMON和BUFG_GT都必須包含在對(duì)應(yīng)的動(dòng)態(tài)區(qū)。

輸入/輸出管腳是否出現(xiàn)在動(dòng)態(tài)區(qū)？

如果輸入/輸出管腳出現(xiàn)在動(dòng)態(tài)區(qū)，那么I/O管腳所在的Bank包括I/O邏輯（XiPhy）和時(shí)鐘資源也要在動(dòng)態(tài)區(qū)。同時(shí)同一個(gè)RP下的不同RM的I/O電平標(biāo)準(zhǔn)和方向必須保持一致，且要遵循DCI級(jí)聯(lián)規(guī)則。

同一個(gè)RP下的邏輯是否要封裝在一起？

DFX的直觀體現(xiàn)是同一個(gè)RP下有不同的RM，所以要?jiǎng)討B(tài)可重配置的邏輯單元必須封裝在一個(gè)RM內(nèi)。

關(guān)鍵路徑是否在RM內(nèi)？

RP的邊界會(huì)限制一些優(yōu)化，因此，建議將關(guān)鍵路徑放置在RM內(nèi)。方法是將RM的輸入/輸出管腳都用流水寄存器打一拍，即給RM的信號(hào)在RM內(nèi)先打一拍再使用，RM輸出的信號(hào)先打一拍再給出去。

Pblock是否合理？

Pblock的高度應(yīng)與CR高度一致，以CR為邊界。若存在多個(gè)RP，避免RP共享同一個(gè)CR。Pblock的寬度以PU為準(zhǔn)進(jìn)行劃分。Pblock的形狀為標(biāo)準(zhǔn)矩形，避免階梯或回子形等特殊形狀。

在RM輸出端口是否設(shè)置了解耦邏輯？

在加載RP的部分bit文件時(shí)，RM輸出端口呈現(xiàn)不確定狀態(tài)，這時(shí)要添加解耦邏輯，以防止加載過程干擾動(dòng)態(tài)區(qū)正常工作。

是否對(duì)configuration進(jìn)行了驗(yàn)證？

要使用命令pr_verify對(duì)所有的configuration進(jìn)行驗(yàn)證，保證匹配。

對(duì)綜合后的設(shè)計(jì)是否執(zhí)行了DRC檢查？

對(duì)于DFX設(shè)計(jì)，綜合后的DRC檢查尤為重要，這可在設(shè)計(jì)早期發(fā)現(xiàn)潛在的問題。

是否要對(duì)RM側(cè)進(jìn)行調(diào)試？

如果需要，具體方法可參考這篇文章。 如何對(duì)DFX設(shè)計(jì)進(jìn)行調(diào)試？

審核編輯：湯梓紅