ESD器件的工作原理

靜電保護器件（ESD） 是由一個或多個 TVS 晶粒采用不同的電路拓撲制成具有特定功能的多路或單路 ESD 保護器件。ESD反向并聯(lián)于電路中，當電路正常工作時，ESD處于截止狀態(tài)（高阻態(tài)），不影響電路正常工作。

當電路出現(xiàn)異常過電壓并達到 ESD 的擊穿電壓時，ESD迅速由高阻態(tài)變?yōu)榈妥钁B(tài)，泄放由異常過電壓導致的瞬時過電流到地，同時把異常過電壓鉗制在一個安全水平之內，從而保護后級電路免遭異常過電壓的損壞。

圖 ESD保護原理

ESD的電路符號和極性

ESD的電路符號和TVS可以畫成一樣的，因為用的最多的ESD都是硅材質的，電路符號如下：

單向TVS

雙向TVS

ESD器件的參數(shù)說明

*VRWM（Reverse stand-off voltage）：反向截止電壓

即允許施加的最大工作電壓，在該電壓下ESD 處于截止狀態(tài)，ESD 的漏電流很小，為幾微安甚至更低。

*VBR（Reverse breakdown voltage）：反向擊穿電壓

ESD 要開始動作（雪崩擊穿）的電壓，一般在規(guī)定的電流下測量，通常在大小為1mA 的電流下測量。

*IR（Reverse leakage current）：反向漏電流

即在ESD 器件兩端施加VRWM 電壓下測得ESD 的漏電流。

*IPP（Peak pulse current）：峰值脈沖電流

ESD 產(chǎn)品一般采用8/20μs 的波形測量。

*VC（Clamping voltage）：鉗位電壓

在給定大小的IPP 下測得ESD 兩端的電壓。大部分ESD 產(chǎn)品VC 與VBR 及IPP 成正比關系，電流越大，鉗位電壓也越高。

*C j（Off state junction capacitance）：結電容

結電容與芯片面積、工作電壓有關系。相同電壓下，芯片面積越大結電容越大。相同芯片面積下，工作電壓越高結電容越低。

CMOS I/O上的內部ESD保護

內置保護在CMOS I/O引腳上非常常見，這些引腳可能是器件的一部分(從簡單的負載開關到中等復雜性的微控制器，再到高復雜性的FPGA)。它們通常為每個 I/O 引腳兩個。一個連接在引腳和GND之間，一個連接在引腳和VCC之間。兩者在正常工作條件下均為反向偏置(GND<=VI/O<=VCC)。

CMOS數(shù)字I/O引腳示意圖，突出顯示了許多設計中普遍存在的內部保護二極管(即使IC數(shù)據(jù)手冊中沒有提到它們)。

它們用于在引腳發(fā)生故障時保護敏感的CMOS邏輯。如果VI/O 上的電壓高于 VCC(例如，正 ESD 電壓尖峰)，則頂部二極管導通，將引腳上的電壓箝位至不超過VCC+Vf。同樣，如果VI/O上的電壓降至VGND以下(例如，負ESD電壓尖峰)，則底部二極管導通，將引腳上的電壓箝位至不超過?Vf。

要小心，因為這些二極管通常具有相當?shù)偷淖畲箅娏?。超過此最大電流將吹動ESD二極管，通常導致其開路，從而消除了敏感CMOS電路的保護，然后幾乎瞬間被油炸。然后，您的 I/O 引腳將停止工作。如果幸運的話，它只會是一個受影響的引腳。如果沒有，整個端口(如果適用)，甚至整個設備都會被失效。

無論它們多么有用，它們也會在特定情況下產(chǎn)生設計挑戰(zhàn)，因此在進行任何涉及CMOS I/O且存在ESD保護二極管的原理圖設計時，都需要仔細考慮。導致問題的兩種情況是：為具有多個電壓軌的電路上電時。當VI/O上的電壓在某些點上可能高于VCC時，由于輸入信號的性質。在低功耗設計中，當您有選擇地關斷為這些IC供電的電壓軌時。

常見ESD封裝

ESD根據(jù)保護信號線的路數(shù)，又可以分為：單路保護ESD、兩路保護ESD、四路保護ESD等，所以ESD的封裝形式也有各種類型。

ESD器件選型考慮事項與步驟

考慮事項：

底層邏輯：在不影響要保護的電路平時正常工作的情況下，還能在異常的過壓經(jīng)過的時候，把電壓降下來，達到保護后面的電路或者芯片的目的，同時保護器件本身還不能被打壞。

步驟：

1.計算接口信號幅值的范圍來確定ESD器件的工作電壓；

2.根據(jù)信號類型決定使用單向或者雙向ESD器件;

3.根據(jù)信號速率決定該接口能承受的最大寄生電容；

4.根據(jù)電路系統(tǒng)的最大承受電壓沖擊，選擇適合的鉗位電壓；

5.確保ESD器件可達到或超過IEC 61000-4-2 level4。