AI與EDA的融合在高頻高速領(lǐng)域具有重要意義。它可以幫助提高設(shè)計的準(zhǔn)確性、優(yōu)化信號完整性、加速故障診斷和修復(fù)，以及自動化設(shè)計流程，從而提高設(shè)計效率和質(zhì)量。

在本次研討會中，我們將重點分享AI技術(shù)在射頻設(shè)計、SERDES設(shè)計、內(nèi)存設(shè)計以及半導(dǎo)體器件建模中的應(yīng)用。同時，隨著技術(shù)的推動，multi-die技術(shù)逐漸普及，其中涉及的UCIe接口設(shè)計也有一些需要特別關(guān)注的地方，我們將為您提供相關(guān)解讀。

利用人工智能和機器學(xué)習(xí)重塑電子設(shè)計自動化

隨著人工智能與機器學(xué)習(xí)的飛速發(fā)展，它們已經(jīng)滲透到了電子設(shè)計自動化 (EDA) 的每一個角落。我們將深入探討如何通過這些尖端技術(shù)優(yōu)化和創(chuàng)新EDA的流程。具體講解在包括ADS，SystemVue以及器件建模等平臺中如何使用AI/ML提高生產(chǎn)力。

基于AI/ML和測量的功放設(shè)計

功放設(shè)計通常需要得到實測load pull數(shù)據(jù)支持，ADS可以引導(dǎo)您完成導(dǎo)入、清理和可視化測得的Load Pull數(shù)據(jù)，并通過這些數(shù)據(jù)優(yōu)化功放設(shè)計的關(guān)鍵指標(biāo)，例如PAE、EVM、ACLR等。通過實際示例，您將學(xué)習(xí)如何通過Load Pull數(shù)據(jù)來提高功率放大器的性能，了解如何使用這些數(shù)據(jù)來定制非線性仿真的人工神經(jīng)網(wǎng)絡(luò)（ANN）模型。

UCIe通用小芯片互連接口技術(shù)仿真

高性能計算是Multi-Die系統(tǒng)興起的重要推動力。利用Multi-Die系統(tǒng)能實現(xiàn)異構(gòu)集成，并且利用較小Chiplet實現(xiàn)更高良率，更小的外形尺寸和緊湊的封裝，降低系統(tǒng)的功耗和成本，不僅可以解決AI領(lǐng)域性能需求每兩年增長800倍的需求，還可以解決多個行業(yè)對速度更快、功耗更低帶寬更高的半導(dǎo)體的巨大需求。Die之間使用UCIe標(biāo)準(zhǔn)進(jìn)行通信，在本次演示中，您將深入了解chiplet的高速通信標(biāo)準(zhǔn)以及如何進(jìn)行仿真，此外，我們還將探討如何利用智能設(shè)計環(huán)境輕松計算和優(yōu)化眼圖、誤碼率（BER）、等高線和電壓傳輸函數(shù)（VTF）等。

全新的SerDes和內(nèi)存設(shè)計流程

AI/ML、5G 和物聯(lián)網(wǎng)設(shè)備的飛速發(fā)展不斷推動對內(nèi)存技術(shù)的迭代。更高的存取速度使得內(nèi)存設(shè)計和驗證變得更加困難。內(nèi)存接口信號完整性可能會受到串?dāng)_、反射和噪聲的影響。時間預(yù)算變得更加緊張，誤差邊界變窄。而功耗上升，則可能引起影響可靠性的熱問題。在這個演示中，您將了解到針對 SerDes 和內(nèi)存設(shè)計的最新工作流解決方案，從而幫助您縮短從概念到模擬和驗證的時間。

快速電磁-電路協(xié)同設(shè)計

射頻工程師使用PCB板和模塊來以比定制集成電路設(shè)計更低的成本實現(xiàn)系統(tǒng)功能。隨著技術(shù)的進(jìn)步，模塊內(nèi)的芯片、封裝和三維組件擁有更復(fù)雜的工藝和技術(shù)。這使得電路電磁協(xié)同設(shè)計更加困難，我們將介紹一種新的方法來應(yīng)對這些挑戰(zhàn)，以幫助射頻工程師在幾秒鐘或幾分鐘內(nèi)進(jìn)行模塊集成。

審核編輯：黃飛