寄生提取是版圖設(shè)計周期至關(guān)重要的環(huán)節(jié)，需要嚴(yán)格遵守規(guī)格，提高版圖精度。對寄生參數(shù)的精確提取有助于優(yōu)化電路仿真并提高仿真輸出的可靠性。為了設(shè)計穩(wěn)健和持久運(yùn)行的 SoC，必須進(jìn)行徹底的 EMIR 檢查，確保每個物理設(shè)計組件從一開始即符合電學(xué)要求，并通過微調(diào)以實(shí)現(xiàn)原始設(shè)計意圖。此外，互連完整性驗(yàn)證對保證長期可靠性至關(guān)重要。每個制造過程都由決定每一層和相關(guān)通孔的允許電流的復(fù)雜規(guī)則所支配。這可能會因相反方向的電流而變化，版圖工程師需要進(jìn)行嚴(yán)格的檢查，執(zhí)行迭代仿真和校正，以符合每層和通孔電流容量相關(guān)的工藝規(guī)定。

更復(fù)雜的先進(jìn)工藝節(jié)點(diǎn)尤其如此，它們提供了可觀的性能回報，但也伴隨巨大的風(fēng)險。當(dāng)電路設(shè)計師等待完整的 LVS DRC 完成后的版圖，然后根據(jù)原始設(shè)計意圖進(jìn)行驗(yàn)證時，不確定性就會出現(xiàn)。在此期間，許多關(guān)于組件布局和布線的版圖決策都沒有考慮電氣因素。只有在驗(yàn)證階段（寄生提取和仿真后），這些決策的影響才會顯現(xiàn)。因此，設(shè)計團(tuán)隊(duì)經(jīng)常會發(fā)現(xiàn)自己處于驗(yàn)證和實(shí)現(xiàn)預(yù)期設(shè)計之間漫長的迭代周期中，使生產(chǎn)力降低。

如果我們可以在版圖繪制時立即獲知版圖的特性或更改如何影響 EM 等電氣設(shè)計要求，或者發(fā)現(xiàn)互連的寄生問題，而不是等待版圖完成后提取的話，情況是否能有所改觀呢？任何與寄生提取相關(guān)的設(shè)計調(diào)整要求都有可能顯著擾亂日程安排，并有可能從微小修改升級到大規(guī)模檢修。

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主動出擊：交互式仿真和動態(tài)檢查

因此，主動出擊是一種將潛在災(zāi)難扼殺在萌芽狀態(tài)的動態(tài)方法，Cadence Virtuoso Studio 這樣的現(xiàn)代工具正在引領(lǐng)交互式仿真驅(qū)動布線和電氣感知設(shè)計（EAD）新趨勢。

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Virtuoso 仿真驅(qū)動布線：預(yù)警系統(tǒng)

仿真驅(qū)動布線允許設(shè)計人員查看仿真模擬數(shù)據(jù)集的合規(guī)性，在設(shè)計過程的早期識別 EM 和寄生問題。Virtuoso 仿真驅(qū)動布線向電氣需求驅(qū)動的“建立即正確”布線又邁出了一步。它提供了在交互式布線過程中考慮電流密度和最大電阻設(shè)計規(guī)則的環(huán)境，對汽車或航空等長期可靠性要求極高的行業(yè)至關(guān)重要。Virtuoso 具有獨(dú)特的設(shè)計解決方案，交互式仿真驅(qū)動布線為版圖設(shè)計師提供了一種強(qiáng)大的新方法，利用可預(yù)測的流程滿足電源密度約束，大幅縮短簽核時間，提高了生產(chǎn)力和設(shè)計可靠性。交互式仿真驅(qū)動布線不僅使版圖工程師能夠在交互式布線的幫助下把握項(xiàng)目時間，還可以實(shí)現(xiàn)如下目標(biāo):

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每個網(wǎng)絡(luò)電源分配的可視化

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控制仿真驅(qū)動布線，根據(jù)網(wǎng)絡(luò)拓?fù)溆嬎汶娏?/p>

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根據(jù)估計的電流自動確定導(dǎo)線和過孔尺寸

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根據(jù)估計的電流自動連接器件

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利用 EAD 瀏覽器修復(fù) EM 違規(guī)

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減少迭代次數(shù)，版圖生產(chǎn)力提高達(dá) 50%

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Virtuoso EAD 流程：讓挑戰(zhàn)無處躲藏

EAD 流程不僅是檢查，而是在版圖編輯期間捕獲并將 RC 寄生參數(shù)可視化，即時修復(fù)違規(guī)參數(shù)。使用 Cadence Virtuoso Studio 電氣感知設(shè)計（EAD）工具，您可以立即獲得更改如何影響版圖和電路性能的反饋。該技術(shù)不僅允許即時 EM 檢查，還允許寄生重新仿真。設(shè)計師現(xiàn)在可以重新仿真版圖的任何部分，從最早的關(guān)鍵組網(wǎng)到最終確認(rèn)遵守原始設(shè)計規(guī)范。這些進(jìn)步提高了效率，并使設(shè)計師能夠在設(shè)計過程中微調(diào)和優(yōu)化版圖，以獲得最佳性能。EAD 的早期采用者反饋其總設(shè)計時間至少縮短了 30%，顯著減少了實(shí)現(xiàn)和驗(yàn)證階段之間昂貴的迭代循環(huán)。這就是重塑設(shè)計流程，變被動糾正為主動防護(hù)。

結(jié)論

SoC 設(shè)計領(lǐng)域不斷發(fā)展，尺寸縮小導(dǎo)致了電遷移（EM）和電壓降（IR drop）等重要挑戰(zhàn)。然而，隨著 Virtuoso 仿真驅(qū)動布線和 EAD 等現(xiàn)代方法的出現(xiàn)，寄生提取工程師的工具比以往任何時候都更好。實(shí)時結(jié)果使設(shè)計師能夠建立高質(zhì)量版圖，同時確保他們的努力能夠經(jīng)受住時間和性能的考驗(yàn)。

審核編輯：劉清