導(dǎo)語：

據(jù)統(tǒng)計(jì)，靜電放電(Electro-Static Discharge, ESD)造成的芯片失效占到集成電路產(chǎn)品失效總數(shù)的38%。完好的全芯片ESD防護(hù)設(shè)計(jì)，一方面取決于滿足ESD設(shè)計(jì)窗口要求的優(yōu)質(zhì)ESD器件結(jié)構(gòu)，另一方面全芯片ESD防護(hù)網(wǎng)絡(luò)的考量也格外重要。

正文：

靜電放電造成的CMOS IC損壞已是眾所周知的芯片可靠性問題之一。隨著工藝水平的不斷進(jìn)步，先進(jìn)的工藝制程嚴(yán)重降低了深亞微米CMOS IC的靜電防護(hù)能力，給ESD器件結(jié)構(gòu)的設(shè)計(jì)帶來了更大的挑戰(zhàn)。因此，設(shè)計(jì)滿足ESD窗口的優(yōu)質(zhì)ESD器件成為重要的研發(fā)方向之一。然而，全芯片ESD防護(hù)網(wǎng)絡(luò)的設(shè)計(jì)也格外重要。

一般而言，為加強(qiáng)ESD防護(hù)能力，大多數(shù)IC會(huì)在輸入PAD、輸出PAD和電源PAD周邊做上ESD防護(hù)電路。但有時(shí)即使在輸入、輸出和電源軌上已有適當(dāng)?shù)腅SD防護(hù)器件或電路，IC內(nèi)部電路仍然會(huì)因ESD測試而發(fā)現(xiàn)異常損傷問題，而保護(hù)內(nèi)核電路的ESD器件卻沒有損壞。因此，全芯片ESD防護(hù)設(shè)計(jì)必須要注意全芯片防護(hù)網(wǎng)絡(luò)架構(gòu)的設(shè)計(jì)，才能夠真正避免內(nèi)部電路發(fā)生異常損傷。下面列舉IO測試和Pin to Pin兩種測試下的內(nèi)部電路異常損壞情形和具體解決辦法。

1、IO腳的測試

如圖1所示，在ND模式下，輸入PAD有一負(fù)脈沖，VDD PAD接地。因VSS浮接，原本落在輸入PAD與VDD線之間的ESD負(fù)電壓，轉(zhuǎn)變成落在VDD與VSS電源線之間，該ESD電壓應(yīng)該經(jīng)ESD Power clamp和Input PAD的ESD旁路泄放。但是，若IC內(nèi)的VDD與VSS電源線散布極長，該ND模式的ESD電壓會(huì)經(jīng)由VDD與VSS電源線而進(jìn)入IC的內(nèi)部電路中(紅色路徑)，導(dǎo)致IC內(nèi)部電路的ESD損傷。

圖1 IO腳的測試

圖1所示情形說明了電源線過長時(shí)，雜散電阻/電容會(huì)降低ESD箝位電路的防護(hù)效果。因此，解決辦法是除了在VDD和VSS PAD放置ESD power clamp以外，在電源線間適當(dāng)?shù)牡胤郊尤隫DD與VSS的ESD power clamp電路，能夠協(xié)助大幅提升輸入/輸出腳的ESD耐壓能力。

2、Pin to Pin的測試

如圖2所示，一個(gè)正ESD電壓加到IC的某一輸入腳，IC的另一輸出腳相對接地。此時(shí)該ESD脈沖應(yīng)該利用輸入腳上的ESD防護(hù)二極管Dn1雪崩擊穿來旁通ESD電流到浮接的VSS電源線上，再經(jīng)由輸出腳NMOS的寄生二極管Dn2流出IC到地。但是，在Dn1雪崩擊穿前，該ESD電流會(huì)先經(jīng)由輸入腳的二極管Dp1對浮接的VDD電源線充電，而浮接的VSS也會(huì)因輸出腳接地而被Dn2偏置在接近地的電壓準(zhǔn)位。這樣，該ESD脈沖會(huì)轉(zhuǎn)變成落在VDD與VSS電源線間的ESD過壓。因此，ESD電流會(huì)隨著VDD與VSS電源線而進(jìn)入IC的內(nèi)部電路(紅色路徑)，造成IC內(nèi)部損傷。

圖2 Pin to Pin的測試

如圖2所示的情形說明了，出現(xiàn)在IC的輸入腳或輸出腳上的ESD電壓可以轉(zhuǎn)變落在VDD和VSS之間，因此，要能夠有效地保護(hù)到整顆IC不受ESD損壞，必須在IC的VDD與VSS電源線間做一有效的ESD防護(hù)電路。一般而言，VDD與VSS電源線之間會(huì)放置大尺寸的GGNMOS元件，但是，即使有該NMOS元件當(dāng)做ESD防護(hù)元件來旁通ESD放電電流，IC的內(nèi)部電路依然會(huì)出現(xiàn)ESD損傷的問題。其原因是IC的內(nèi)部電路通常使用最小間距，因而內(nèi)部電路元件因具有最小尺寸會(huì)先于電源線間的GGNMOS擊穿導(dǎo)通，因此，GGNMOS元件不能夠有效地來保護(hù)IC的內(nèi)部電路。解決辦法是使用ESD偵測電路，使VDD到VSS間的NMOS具有更低的導(dǎo)通電壓，如圖3所示。

圖3 ESD網(wǎng)絡(luò)改進(jìn)后的Pin to Pin測試