RM新时代网站-首页

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

FPGA高速收發(fā)器的來源

FPGA研究院 ? 來源:數字站 ? 2024-07-18 11:13 ? 次閱讀

本文主要講解的是FPGA高速收發(fā)器的來源,著重從三個方面解析,可能部分理解會存在有錯誤,想要不一致的可以來評論區(qū)交流哦。

01回顧其余接口

首先應該了解這種接口出現的原因,為什么會有這種接口出現,就拿ADC芯片的接口舉例吧。

下圖是ad7606芯片的串行數據傳輸模式的時序圖,像這種采樣率較低,一般小于1MHz。一般使用spi這種低速接口即可,也是出現比較早的接口。

wKgZomaYiHKAdtrzAADRNjGnZ9Q697.jpg

圖1 ad7606時序圖

下圖ad9226的時序圖,接口包含一根時鐘線CLOCK和一組數據線DATA OUT,每個時鐘傳輸一個數據,時鐘頻率最大可以達到65MHz。

wKgaomaYiHKAco-vAACF94iKoIM576.jpg

圖2 ad9226時序圖

之后ADC芯片的采樣率進一步提升,高于100MHz,為了提高數據傳輸的穩(wěn)定性,將時鐘和數據都變?yōu)?strong>差分信號,增加抗干擾能力。如下圖是ads4225的LVDS接口時序圖。

wKgaomaYiHKAaognAAFEQ5S9VBI327.jpg

圖3 ADS4225的LVDS接口時序圖

上述ad9226和ads4225的LVDS并行接口,時鐘線和數據線都要保證等長。

舉個例子,如下圖所示,在時鐘上升沿采集data的數據,由于data數據線并沒有嚴格等長,data[2]的線比較短,第二個時鐘上升沿之后一段時間就傳輸到FPGA的端口寄存器了,data[4]的走線比較長,第三個時鐘上升沿之后都沒有傳輸到FPGA的端口寄存器,那么在clk第三個時鐘上升沿會采集到錯誤數據。這就是為什么數據線和時鐘線均要做等長的原因。

這種少數走線差別可以通過FPGA的input delay進行約束,需要計算每根線的PCB走線延遲,輸出寄存器延時等等,會比較麻煩,并且不能對代碼進行移植,所以對于這種并行傳輸的接口在設計PCB時數據線和時鐘線必須做等長處理。

wKgZomaYiHKALLvDAACL5bPvUus646.jpg

圖4 并行數據傳輸

但LVDS的數據線和時鐘線都是差分信號,導致數據線很多,等長處理很麻煩,但是還能有效果。比如時鐘頻率200MHz,那么數據只要在5ns之內能夠穩(wěn)定傳輸到輸入寄存器也沒有問題,即使每根走線之間有點差距,也問題不大。

但如果時鐘頻率繼續(xù)增加,就要求增加走線等長的精度。當數據傳輸速率大于2Gbps時,時鐘周期小于0.5ns,此時即使微小的等長差距也會引發(fā)錯誤,甚至無法完成這樣的PCB布線。

在這種傳輸速率下,并行接口將不再合適,進而推出了高速串行接口。

高速串行接口取消了時鐘線,只有一對差分數據線,接收端通過CDR技術從串行數據中恢復時鐘信號,之后將數據與時鐘同步給用戶。像PCIE、JE204B接口均是高速串行接口。

使用串行接口就可以避免時鐘同步和多位寬數據等長問題,但是對于恢復時鐘和數據接收難度就增大了,發(fā)展到如今,高速串行接口也已經很成熟了。

02FPGA中其余接口

FPGA內部包含普通bank和gt bank兩種,后者就是高速收發(fā)器所在bank。xilinx的芯片根據架構不同,包含不同類型的bank,其中A7只有HR bank,而K7除此之外還包含HP bank。下文將展示這些普通bank能夠達到的數據傳輸速率。

如下圖所示,以K7為例,平常使用芯片速度等級大多為-2,因此以-2舉例。HP和HR bank的單沿數據傳輸速率均可以達到710Mb/s。pYYBAGORftaABrbPAAAAjgjvZ2U927.jpg

wKgaomaYiHKAKU_gAAFPAhOmXsk939.jpg

圖5 接口性能

對于K7的DDR3硬核數據收發(fā)速率基本可以達到1600Mb/s以上,如下圖所示。

wKgaomaYiHKAJm5mAAKHl3UJH8Y415.jpg

圖6 K7內存接口IP的最大物理接口速率

下圖是A7的DDR控制器的數據收發(fā)速率,一般在800Mb/s左右,是K7速率的一半。pYYBAGORftaABrbPAAAAjgjvZ2U927.jpg

wKgZomaYiHKAXBzsAABktGqWULk759.jpg

圖7 A7內存接口IP的最大物理接口速率

由上述可知,除了DDR硬核控制器之外,HP和HR bank的ISERDES和OSERDES即使能夠實現單沿并行數據與雙沿串行數據的轉換,但是數據傳輸的速率依舊不是很高。如果要應對高速ADC和PCIE這些接口,顯然速率不夠。

03Gigabyte Transceiver

基于上述原因,xilinx就推出了Gigabyte Transceiver。Xilinx 7系列的FPGA支持的GT一共有四種,分別為:GTP,GTX,GTH,GTZ,區(qū)別在于線速率不同。

其中GTP被用于A7系列,GTX通常被用于K7系列,GTH一般被用于V7系列,GTZ被用于少數V7系列。

GTP線速率可以達到6.6Gb/s,具體速率與芯片的速度等級有關,如下表所示,速度等級為-2的芯片線速率可以達到6.6Gb/s。

wKgZomaYiHKAVUH-AAEGKnc1K7M375.jpg

圖8 GTP速率

GTX線速率可以達到12.5Gb/s,我用的芯片型號為xc7z030ffg676-2,因此速率可以達到10.3125Gb/s,可以實現萬兆網傳輸。從下圖知最大速率與QPLL和CPLL也有關,當線速率大于5.93GHz時使用QPLL。

wKgaomaYiHKAZbjQAAHlgNOfZ3I451.jpg

圖9 GTX速率

GTH線速率可以達到13.1Gb/s,如下圖所示,GTZ線速率可以達到28.05Gb/s,暫時沒有找到其數據手冊。

wKgZomaYiHKAJfxcAAIT7AQIoH4108.jpg

圖10 GTH速率

關于GT收發(fā)器出現背景以及HP、HR bank、高速收發(fā)器的速率就講解到這里吧。

來源:本文轉載自數字站公眾號

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • FPGA
    +關注

    關注

    1629

    文章

    21729

    瀏覽量

    602966
  • 收發(fā)器
    +關注

    關注

    10

    文章

    3424

    瀏覽量

    105959
  • 接口
    +關注

    關注

    33

    文章

    8575

    瀏覽量

    151014
  • adc
    adc
    +關注

    關注

    98

    文章

    6495

    瀏覽量

    544448

原文標題:FPGA高速收發(fā)器的來源

文章出處:【微信號:FPGA研究院,微信公眾號:FPGA研究院】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦

    FPGA設計之GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器

    xilinx的7系列FPGA根據不同的器件類型,集成了GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器,四種收發(fā)器主要區(qū)別是支持的線速率不同,圖一可以說明在7系列里面器件類型和支持的
    的頭像 發(fā)表于 11-20 12:08 ?2w次閱讀
    <b class='flag-5'>FPGA</b>設計之GTP、GTX、GTH以及GTZ四種串行<b class='flag-5'>高速</b><b class='flag-5'>收發(fā)器</b>

    #fpga 利用IBERT IP核實現GTX收發(fā)器硬件誤碼率測試實例

    fpga收發(fā)器
    明德?lián)P科技
    發(fā)布于 :2023年09月05日 11:32:14

    求助FPGA高速串行收發(fā)器,輸出12.5Gbps的信號要用什么電平 ...

    求助FPGA高速串行收發(fā)器,輸出12.5Gbps的信號要用什么電平輸出28.5Gbps的信號要用什么電平?
    發(fā)表于 11-10 09:12

    關于FPGA如何連接CAN收發(fā)器?

    我之前在CSDN上查到的資料都顯示FPGA需要連接一個獨立CAN控制,如SJA1000再去連CAN收發(fā)器。請問我能直接把FPGA的引腳直接連在CAN
    發(fā)表于 10-10 09:25

    FPGA高速收發(fā)器設計要遵循哪些原則?

    高速收發(fā)器(SERDES)的運用范圍十分廣泛,包括通訊、計算機、工業(yè)和儲存,以及必須在芯片與芯片/模塊之間、或在背板/電纜上傳輸大量數據的系統(tǒng)。但普通高速收發(fā)器的并行總線設計已無法滿足
    發(fā)表于 08-07 06:26

    FPGA高速收發(fā)器的設計原則有哪些?

    FPGA高速收發(fā)器設計原則高速FPGA設計收發(fā)器選擇需要考慮的因素
    發(fā)表于 04-09 06:53

    RocketIO收發(fā)器怎么實現高速通信?

    RocketIO收發(fā)器怎么實現高速通信?
    發(fā)表于 05-26 06:28

    FPGA高速收發(fā)器設計原則

    FPGA高速收發(fā)器設計原則 高速收發(fā)器(SERDES)的運用范圍十分廣泛, 包括通訊、計算機、工業(yè)和儲存,以及必須在芯片與
    發(fā)表于 04-07 22:26 ?1047次閱讀

    Xilinx推出UltraScale FPGA收發(fā)器設計

    了解如何在您的 ?UltraScale? FPGA? 設計中部署串行收發(fā)器。了解并利用串行收發(fā)器模塊的特性,如 ?8B/10B? 和 ?64B/66B? 編碼、通道綁定、時鐘校正和逗點檢測。其它專題
    發(fā)表于 02-09 08:04 ?393次閱讀

    說說賽靈思(Xilinx )的FPGA 高速串行收發(fā)器

    賽靈思(Xilinx)公司FPGA器件的高速串行收發(fā)器類別如下
    發(fā)表于 02-11 11:11 ?6217次閱讀
    說說賽靈思(Xilinx )的<b class='flag-5'>FPGA</b> <b class='flag-5'>高速</b>串行<b class='flag-5'>收發(fā)器</b>

    40-nm收發(fā)器FPGA和ASIC系列的特點

    您意識到對高速收發(fā)器、更高的數據速率和帶寬的需求越來越強烈了嗎? 您是否希望“以少勝多”呢? 請觀看這一新視頻,了解全系列收發(fā)器FPGA和ASIC怎樣滿足這些需求,為業(yè)界提供最全面的
    的頭像 發(fā)表于 06-22 01:18 ?3038次閱讀

    高速ADC與高速串行收發(fā)器

    經理。我從事FPGA工作已經有12年了。他們中后5人的主要工作是高速串行收發(fā)器應用。 我們今天在這里演示新的Linear Technology LTC2274模數轉換怎樣與具
    的頭像 發(fā)表于 06-20 05:28 ?4568次閱讀
    <b class='flag-5'>高速</b>ADC與<b class='flag-5'>高速</b>串行<b class='flag-5'>收發(fā)器</b>

    基于XilinxVirtex?-6FPGA 11.18 Gbps收發(fā)器高速互操作性

    和AFCT-701SDZ 10 Gbs以太網SFP +收發(fā)器產品與具有自適應DFE的XilinxVirtex?-6FPGA 11.18 Gbps收發(fā)器高速互操作性。 Xilinx產品
    的頭像 發(fā)表于 04-14 11:53 ?4437次閱讀
    基于XilinxVirtex?-6<b class='flag-5'>FPGA</b> 11.18 Gbps<b class='flag-5'>收發(fā)器</b>的<b class='flag-5'>高速</b>互操作性

    Logos系列FPGA高速串行收發(fā)器(HSST)用戶指南

    電子發(fā)燒友網站提供《Logos系列FPGA高速串行收發(fā)器(HSST)用戶指南.pdf》資料免費下載
    發(fā)表于 09-26 10:25 ?26次下載
    Logos系列<b class='flag-5'>FPGA</b><b class='flag-5'>高速</b>串行<b class='flag-5'>收發(fā)器</b>(HSST)用戶指南

    FPGA高速收發(fā)器的特點和應用

    FPGA(Field Programmable Gate Array,現場可編程門陣列)高速收發(fā)器是現代數字通信系統(tǒng)中不可或缺的關鍵組件。它們以其高速、靈活和可編程的特性,在多個領域發(fā)
    的頭像 發(fā)表于 08-05 15:02 ?554次閱讀
    RM新时代网站-首页