人工智能技術(shù)日漸普及，廣泛運(yùn)用于解決當(dāng)今的各種復(fù)雜問(wèn)題，尤其是那些涉及海量數(shù)據(jù)的分析和相應(yīng)決策等單靠人力難以應(yīng)對(duì)的棘手難題。換句話說(shuō)，在應(yīng)對(duì)半導(dǎo)體設(shè)計(jì)、測(cè)試和制造過(guò)程中的復(fù)雜挑戰(zhàn)時(shí)，AI堪稱理想助手。

在消費(fèi)、高性能計(jì)算（HPC）和汽車等多個(gè)領(lǐng)域，為確保篩選出可靠的器件，需要對(duì)所采用的先進(jìn)節(jié)點(diǎn)技術(shù)和異構(gòu)集成展開(kāi)測(cè)試，而這會(huì)導(dǎo)致制造測(cè)試成本大大飆升。相關(guān)測(cè)試成本中包含不同階段的生產(chǎn)測(cè)試成本，其中包括晶圓分選測(cè)試、封裝測(cè)試（ATE）、老化測(cè)試和系統(tǒng)級(jí)測(cè)試（SLT）。如圖1所示，半導(dǎo)體行業(yè)的測(cè)試支出高達(dá)數(shù)十億美元。2019年的測(cè)試總成本為104億美元，預(yù)計(jì)到2025年將增至近150億美元。

制造測(cè)試成本與每個(gè)階段花費(fèi)的測(cè)試時(shí)間成正比，而其中掃描（ATPG）測(cè)試向量等結(jié)構(gòu)測(cè)試占用了大部分測(cè)試時(shí)間。為了進(jìn)一步降低百萬(wàn)分比缺陷率（DPPM），測(cè)試向量的數(shù)量和測(cè)試向量所占機(jī)臺(tái)內(nèi)存的大小都呈指數(shù)級(jí)增長(zhǎng)。傳統(tǒng)的固定型故障模型 （Stuck at fault model）和跳變延時(shí)故障模型(transition delay fault model)已經(jīng)無(wú)法滿足期望達(dá)到的DPPM目標(biāo)。為此芯片測(cè)試需要更多的測(cè)試向量并使用更先進(jìn)的故障模型（Cell-aware, Power-aware, Slack-based fault mode）來(lái)檢測(cè)更多的制造缺陷。對(duì)于大批量制造（HVM）的測(cè)試成本來(lái)說(shuō)，省下的每一秒鐘都至關(guān)重要。同時(shí)，可測(cè)性設(shè)計(jì)/診斷/良率團(tuán)隊(duì)以及產(chǎn)品和測(cè)試開(kāi)發(fā)團(tuán)隊(duì)正不斷尋找創(chuàng)新型方案來(lái)進(jìn)一步降低測(cè)試成本。

▲圖1VLSI Research對(duì)測(cè)試成本的預(yù)測(cè)。（資料來(lái)源：VLSI PP Master (swtest.org)）

如何以更少的測(cè)試向量實(shí)現(xiàn)所需的測(cè)試覆蓋率和測(cè)試質(zhì)量，這是DFT團(tuán)隊(duì)持續(xù)面臨的挑戰(zhàn)，通常不僅需要專家級(jí)用戶參與，還離不開(kāi)漫長(zhǎng)而繁瑣的迭代過(guò)程，以微調(diào)不同參數(shù)，生成更優(yōu)ATPG向量集。此外，為進(jìn)一步優(yōu)化測(cè)試向量數(shù)量并減少測(cè)試總量，還需要優(yōu)化測(cè)試構(gòu)架配置，也就是調(diào)整掃描輸入、掃描輸出、掃描鏈的數(shù)量。為每個(gè)設(shè)計(jì)核心找到合適的測(cè)試配置是一項(xiàng)耗時(shí)費(fèi)力且充滿挑戰(zhàn)的任務(wù)。

▲圖2 新思科技TSO.ai利用AI/ML實(shí)現(xiàn)先進(jìn)的DFT和ATPG。

新思科技TSO.ai是一款A(yù)I驅(qū)動(dòng)型測(cè)試空間優(yōu)化解決方案，它利用了AI來(lái)優(yōu)化門級(jí)網(wǎng)表上的ATPG向量生成，從而減少生產(chǎn)測(cè)試向量，進(jìn)而降低測(cè)試成本。得益于此，在很多客戶的設(shè)計(jì)中，測(cè)試向量平均減少了25%。最近，新思科技增強(qiáng)了這個(gè)功能，讓開(kāi)發(fā)者能夠通過(guò)集成新思科技TestMAX分布式ATPG功能，將測(cè)試運(yùn)行分配到多臺(tái)機(jī)器和線程并加以管理，從而加速生成測(cè)試向量。然而，由于ATPG功能針對(duì)的是門級(jí)網(wǎng)表，其中的DFT測(cè)試構(gòu)架配置在RTL階段已經(jīng)確定，因此只能通過(guò)在DFT規(guī)劃階段優(yōu)化測(cè)試構(gòu)架配置來(lái)進(jìn)一步減少向量數(shù)量。

▲圖3 新思科技TSO.ai用于DFT規(guī)劃和優(yōu)化。

目前，新思科技TSO.ai在早期DFT規(guī)劃階段提供了增強(qiáng)功能，能夠優(yōu)化涵蓋掃描鏈數(shù)量、掃描輸入、掃描輸出在內(nèi)的多個(gè)不同參數(shù)的測(cè)試配置。用戶可以在RTL階段早期快速進(jìn)行假設(shè)分析，以滿足其測(cè)試覆蓋率和測(cè)試時(shí)間目標(biāo)，并為綜合運(yùn)行生成更優(yōu)測(cè)試配置，從而在單次綜合流程中實(shí)現(xiàn)門級(jí)網(wǎng)表。在傳統(tǒng)流程中，用戶必須等待綜合后的門級(jí)網(wǎng)表，才能評(píng)估所選測(cè)試配置的覆蓋率；然后，為了優(yōu)化測(cè)試配置，用戶必須重復(fù)掃描拼接和綜合流程，以評(píng)估其對(duì)測(cè)試覆蓋率和測(cè)試向量的影響。這是一個(gè)非常漫長(zhǎng)的迭代過(guò)程。此外，一套測(cè)試構(gòu)架配置不能適用所有設(shè)計(jì)模塊，因?yàn)閮?yōu)化方案與模塊的功能設(shè)計(jì)息息相關(guān)。而對(duì)所有設(shè)計(jì)模塊重復(fù)進(jìn)行試驗(yàn)又非常耗費(fèi)人力，可能會(huì)導(dǎo)致設(shè)計(jì)進(jìn)度延誤數(shù)周乃至數(shù)月。

▲圖4 TSO.ai基準(zhǔn)結(jié)果 – DFT規(guī)劃算法和門級(jí)ATPG之間的相關(guān)性。

圖4著重強(qiáng)調(diào)了Tso.ai在一個(gè)基準(zhǔn)設(shè)計(jì)上的評(píng)估結(jié)果，與根據(jù)傳統(tǒng)經(jīng)驗(yàn)規(guī)劃的基準(zhǔn)測(cè)試構(gòu)架配置相比，基于Tso.ai規(guī)劃的DFT構(gòu)架可以減少33%的測(cè)試向量數(shù)量。在相同的測(cè)試構(gòu)架配置和測(cè)試覆蓋率下，新思科技TSO.ai在RTL階段評(píng)估的ATPG測(cè)試向量數(shù)量，與綜合后門級(jí)網(wǎng)表上實(shí)際運(yùn)行的新思科技TestMAX ATPG測(cè)試數(shù)量有很好的一致性。

新思科技TSO.ai的DFT構(gòu)架規(guī)劃功能平均可以減少20%的測(cè)試向量；若輔以其ATPG參數(shù)優(yōu)化的功能，則平均可以再減少25%測(cè)試向量。由此可見(jiàn)，新思科技TSO.ai可以顯著縮短測(cè)試時(shí)間，進(jìn)而降低測(cè)試成本。此外，新思科技TSO.ai的DFT功能可以在RTL階段優(yōu)化測(cè)試配置，助開(kāi)發(fā)者達(dá)到測(cè)試覆蓋率和測(cè)試向量數(shù)量目標(biāo)，因此用戶無(wú)需進(jìn)行多次涉及門級(jí)綜合的長(zhǎng)周期迭代，進(jìn)而能將設(shè)計(jì)周期從數(shù)月大幅縮短為幾天。

新思科技始終致力于將AI/ML應(yīng)用于半導(dǎo)體設(shè)計(jì)。Synopsys.ai是一個(gè)全棧式AI驅(qū)動(dòng)型EDA整體解決方案，可用于優(yōu)化數(shù)字和模擬器件的設(shè)計(jì)、驗(yàn)證、測(cè)試與制造過(guò)程。新思科技TSO.ai是Synopsys.ai解決方案的關(guān)鍵組成部分，能夠提供更優(yōu)測(cè)試配置和測(cè)試向量，幫助開(kāi)發(fā)者應(yīng)對(duì)日益緊迫的設(shè)計(jì)進(jìn)度和不斷增長(zhǎng)的測(cè)試成本挑戰(zhàn)。新思科技在測(cè)試領(lǐng)域的AI應(yīng)用仍在不斷探索和創(chuàng)新，公司計(jì)劃繼續(xù)開(kāi)發(fā)關(guān)鍵解決方案，以應(yīng)對(duì)未來(lái)測(cè)試的挑戰(zhàn)。