芯片制造商必須平衡集成電路的許多設(shè)計參數(shù)（有時這些參數(shù)會相互沖突）。

不同器件封裝類型之間的主要區(qū)別在于將封裝焊接到電路板上的方式。

設(shè)計人員可能會遇到的一些常見封裝類型。

電子產(chǎn)品的形狀和尺寸多種多樣，用于實現(xiàn)其功能的器件也是如此。起初，設(shè)計人員可能無法獨自區(qū)分產(chǎn)品規(guī)格單上的不同器件封裝類型，尤其是在參數(shù)沒有區(qū)別的情況下。很容易在不知情的情況下購買過大、過小或與電路設(shè)計階段完全不兼容的器件。在尺寸、成本和對電路板制造工藝的影響方面，每種封裝都有各自的優(yōu)點和缺點，即使是老一代技術(shù)也能為當今的電子產(chǎn)品提供必要的性能。

器件封裝設(shè)計的驅(qū)動因素

形式服從功能，這一點適用于器件和其他任何工程元件。從性能和可制造性的角度來看，集成電路必須權(quán)衡四個方面：

1

密封

集成電路的制造過程非常精細，對環(huán)境污染極為敏感。封裝必須提供物理屏障，防止?jié)駳饣蚬腆w污染物進入設(shè)備內(nèi)部，避免短路、腐蝕或破壞傳導路徑。

2

搬運

封裝必須足夠堅固，能夠經(jīng)受住組裝時的人力和機器搬運過程。

3

散熱

熱量會削弱電子產(chǎn)品的壽命和性能，最終會使材料老化，導致設(shè)備無法工作。封裝必須堅固，確保搬運時的安全性，但同時不能過分限制熱量從設(shè)備中散發(fā)出去。

4

絕緣和隔離

封裝還提供了基板，用于支持必要的信號傳播速度和器件特性阻抗。

整體封裝趨勢必須在尺寸和引腳數(shù)之間取得平衡。更多的引腳數(shù)和更小的封裝尺寸使得高密互連 (HDI) 設(shè)計備受青睞，但這種設(shè)計卻與傳統(tǒng)的制造技術(shù)相互矛盾。對于電路設(shè)計人員來說，成本也是一個因素：同時滿足這兩個條件的器件前期成本較高，而且由于精度要求更嚴格，可能會增加制造成本。

不同的裝配集成方法

還可根據(jù)封裝與電路板的集成方式對封裝進行分類，這會影響到電路板 DFM 的多個方面，包括 layout 密度、生產(chǎn)時間和適用的焊接工藝。通?？煞譃橐韵聨最悾?/p>

通孔 (Through-hole，TH)

引腳插入并穿過電路板的封裝；一般來說，此類封裝所需的鉆孔空間比 SMT 大得多。對于某些器件來說，與相對較新的 SMT 技術(shù)相比，即使考慮到額外的制造步驟，這種相對早期的技術(shù)也更具有成本效益。

在自動焊接方面，TH 封裝需要采用波峰焊工藝，在引腳突出來的電路板一側(cè)焊接一道道類似波浪的熔融焊料。較新的器件和產(chǎn)品線往往完全不會采用 TH 技術(shù)。

表面貼裝技術(shù) (SMT)

相對于 TH 封裝的拱形或垂直引腳，SMT 在器件貼裝側(cè)使用平面引線進行焊接。由于這些器件封裝不需要鉆孔，可以充分利用電路板的頂層和底層（即在電路板的一側(cè)集成 SMT 封裝不會影響另一側(cè)）。此外，SMT 封裝的主體尺寸通常比 TH 封裝小得多，因此可以支持 HDI 設(shè)計。

SMT 封裝的成本可能各不相同：由于規(guī)模經(jīng)濟效應，對于簡單的無源和有源器件，SMT 封裝可能會比 TH 封裝成本更低。然而，對于更復雜的集成電路，SMT 封裝可能比 TH 封裝成本更高。

定制封裝

有時，現(xiàn)成的器件參數(shù)無法滿足設(shè)計限制。產(chǎn)品開發(fā)工程師可與集成電路制造商合作，共同定制集成電路和封裝。當然，這種方法成本很高，通常只適用于大批量生產(chǎn)。

關(guān)于器件成本還有最后一點：設(shè)計人員可以考慮塑料或陶瓷的集成電路封裝方案。塑料可為大多數(shù)應用提供足夠的材料特性，而且性價比遠高于陶瓷，但要求苛刻或高可靠性的電路板可能需要使用陶瓷封裝來實現(xiàn)卓越的性能。

器件封裝類型分為各種形狀和尺寸，有時它們的功能甚至是相同的。

常見器件封裝類型

器件封裝就像其設(shè)計原型一樣，代表著當時最前沿的 DFM 技術(shù)。集成電路設(shè)計和電路板設(shè)計同步演進，以同時滿足最終用戶和生產(chǎn)制造的需求：

雙列直插式封裝 (DIP)

一種廣泛使用的通孔封裝技術(shù)，引腳間距為 2.54 毫米/100 密耳，行間距可達 15.24 毫米/600 密耳。

Skinny DIP - 引腳間距相同，但封裝體更窄，引線間距為 7.62 毫米/300 密耳。

Shrink DIP - 引腳間距更窄，為 1.78 毫米/70 密耳。

Z 形雙列直插式封裝 - 封裝體較窄，封裝底部每個引腳之間的間距為 1.27 毫米/50 密耳。不過，引線會彎曲到封裝體的兩側(cè)，形成兩排標準間距為 2.54 毫米/100 密耳的引線。

引腳柵格陣列 (PGA)

一種具有許多垂直排列引腳的封裝，可大大提高集成電路的密度。這種封裝形式在很大程度上已被球柵陣列 (BGA) 技術(shù)所取代。

小外形封裝 (SOP)

引腳間距為 1.27 毫米/50 密爾的 SMD 封裝，海鷗翼形或 J 形（即 SOJ）引線，可扁平貼裝。

Shrink SOP - 引腳間距小于 1.27 毫米/50 密爾的任何 SOP 封裝。

Thin SOP - 封裝體較薄，貼裝高度小于 1.27 毫米/50 密爾。

四側(cè)引腳扁平封裝 (QFP)

一種固定封裝尺寸，引腳間距可變，引腳從封裝體四個側(cè)面引出呈 L 形或 J 形（即 QFJ）?？砂ㄉ崞壬嵩?。

低剖面/薄型 QFP - 低剖面/薄型 QFP 的模具厚度分別小于 1.4 毫米或介于 1.0 至 1.27 毫米之間。

球柵陣列 (BGA)

一種密度極高的封裝，在現(xiàn)代 HDI 設(shè)計中極具代表性。根據(jù)引腳間距的不同，BGA 封裝可能需要采用額外的制造方法來實現(xiàn)信號分路。

Cadence 軟件提供一站式 ECAD 封裝

器件封裝類型有多種尺寸和樣式。雖然這一開始可能會讓人眼花繚亂，但電路設(shè)計人員在設(shè)計幾個 layout 后，很快就會了解各種封裝的優(yōu)缺點?？紤]到當前全球集成電路短缺的情況，善用封裝的可用性進行設(shè)計的能力在短期和長期內(nèi)都是一項有用的技能。

Cadence PCB 設(shè)計和分析軟件套件支持流暢的工作流程，PSpice 中的大量器件目錄可用于快速更新設(shè)計并運行仿真。一旦設(shè)計準備好進入 layout 階段，即可使用 Allegro X PCB Designer 無縫完成從原理圖到 DFM 電路板文件的整個流程。