以下文章來源于光學(xué)加工小助手，作者Jing Chen

本文小編分享一篇文章，本文介紹的是原子層鍍膜在功率器件行業(yè)的應(yīng)用，本文介紹了原子層鍍膜技術(shù)在碳化硅功率器件和氮化鎵功率器件中的應(yīng)用，并介紹了原子層鍍膜技術(shù)解決的問題以及這項技術(shù)的優(yōu)越性。

劃重點：

我們?yōu)榭蛻籼峁┚A(硅晶圓，玻璃晶圓，SOI晶圓，GaAs，藍(lán)寶石，碳化硅(導(dǎo)電，半絕緣大量庫存)，多晶和單晶金剛石，Ga2O3,LNOI)，鍍膜方式(PVD，cvd,Ald，PLD)和材料(Au Cu Ag Pt Al Cr Ti Ni Sio2 Tio2 Ti3O5，Ta2O5，AlN,ZnO,TiN,HfO2,ZrO2,SrTaO3,MgF2,MgO,BaTiO3等)，光刻，高精度掩模版，外延，摻雜,電子束光刻等產(chǎn)品及加工服務(wù)(請找小編領(lǐng)取我們晶圓標(biāo)品庫存列表，為您的科學(xué)實驗加速。

ALD沉積：Al2O3,Ta2O3 HfO2,ZrO2,SiO2,TiO2,Si3N4,AlN,TaN等材料，TiO2沉積溫度低至75攝氏度，8寸晶圓Uniformity1.5以內(nèi)

優(yōu)點：超優(yōu)越的膜厚控制，超優(yōu)越的保形性

PLD沉積：SrTiO3，BaTiO3，MgO

高電子遷移率和無與倫比的擊穿場使得 GaN 和 SiC 等寬帶隙半導(dǎo)體成為下一代功率器件的首選材料。然而，它們的界面存在一些缺點，包括界面陷阱密度高、電流泄漏和電壓穩(wěn)定性差。原子層沉積可以對新興 GaN 和 SiC 器件以及傳統(tǒng) IGBT 進(jìn)行無損傷表面處理，這對于獲得最佳電氣性能至關(guān)重要。

Process Options 工藝選項

Thermal ALD 熱原子層沉積

Plasma-Enhanced ALD 等離子體增強(qiáng)原子層沉積

Materials 材料

Al2O3, AlN, SiO2, Si3N4, HfO2, Ta2O5, TiO2

Al 2 O 3 、AlN、SiO 2 、Si 3 N 4 、HfO 2 O 5 , TiO 2

Substrates 基材

GaN, SiC, Si 氮化鎵、碳化硅、硅

3, 6, 8, 12″ wafers

3、6、8、12英寸晶圓

功率器件解決方案

ALD 工藝可沉積超薄且無針孔的薄膜，具有精確的厚度控制、高擊穿電壓和無與倫比的階梯覆蓋率。我們的批量制造集群工具具有熱 ALD 和等離子 ALD 功能，為功率器件提供一系列薄膜解決方案，包括：

高k柵介質(zhì)沉積

表面鈍化減少界面陷阱

外延成核或種子層

晶圓級薄膜封裝

GaN Power 氮化鎵電源

氮化鎵 (GaN) 因其高擊穿強(qiáng)度、高電子遷移率和較低功耗而成為下一代功率器件的首選材料。在 Beneq，我們使用原子層沉積工作流程來減少界面陷阱并從 GaN 功率器件中獲取最佳性能。

氮化鎵 (GaN) 因其高擊穿強(qiáng)度、高電子遷移率和較低功耗而成為下一代功率器件的首選材料。GaN 功率器件正在迅速取代低壓應(yīng)用中的傳統(tǒng)硅基電子器件。高電子遷移率晶體管 (HEMT) 的電子傳導(dǎo)效率比 Si 高出 1000 倍，并且可以制造得更小、成本更低。

降低 GaN 功率器件中界面陷阱 (Dit) 的密度

盡管GaN功率器件性能優(yōu)越，但不穩(wěn)定的界面GaOx會產(chǎn)生大量界面陷阱，從而顯著降低器件性能。3 步原子層沉積工作流程，幫助您的功率器件發(fā)揮最佳性能(如下所示)：

針對 GaN 表面的高效原位等離子體預(yù)清洗工藝，可去除原生氧化物并減少界面陷阱，同時將表面損傷降至最低。

氮化物界面層的 ALD 生長可創(chuàng)建具有改善晶格匹配的清潔 GaN-電介質(zhì)界面。

通過 ALD 形成最終介電覆蓋層，以防止界面層氧化。

適用于 GaN 功率器件的其他薄膜解決方案包括：

共形柵極電介質(zhì)沉積

原子控制的表面鈍化和封蓋

高質(zhì)量的成核層和緩沖層

用于封裝的低溫保形堆疊

SiC Power 碳化硅電源

低導(dǎo)通電阻和高擊穿電壓以及其他性能規(guī)格使 SiC 功率器件成為高電壓用途的首選材料，例如鐵路和風(fēng)力渦輪機(jī)的動力系統(tǒng)。通過 ALD，我們可以設(shè)計 SiC-氧化物界面，以提高 SiC MOSFET 器件的可靠性。

對于碳化硅功率器件，最大的可靠性問題在于與柵極氧化物的界面。目前，使用熱氧化和 NO 退火來創(chuàng)建 SiO2 柵極電介質(zhì)。然而，這個過程會導(dǎo)致界面充滿缺陷，從而顯著降低器件性能。

采用 3 步原子層沉積工作流程設(shè)計 SiC 接口，以實現(xiàn) SiC MOSFET 器件的最佳性能。

針對 SiC 表面的高效原位等離子體預(yù)清洗工藝，可去除原生氧化物并減少界面陷阱，同時將表面損傷降至最低。

ALD 生長 SiO2 界面層，以創(chuàng)建干凈、無缺陷的 SiC-電介質(zhì)界面。

通過 ALD(電介質(zhì)沉積)形成最終鈍化層。

通過用高質(zhì)量 ALD 制造的柵極電介質(zhì)取代氧化工藝，所得器件具有更低的 Ron、更低的 Dit、更低的磁滯和更高的遷移率。