以下文章來源于ICPMS冷知識，作者gz07apple

半導體永遠都是在圍繞摩爾定律(Moore's Law)，不僅有器件物理尺寸以及制程工藝上的微縮，還有后段金屬互連。對于下游應用來說，影響芯片主要性能之一就是功耗，還有就是速度。功耗當然就是要靠降低電壓和漏電流來解決，那速度呢?要么靠器件的驅動能力，要么靠減小 RC 延遲。尤其到了采用納米制程的 CPU 以及 AP 處理器時代，功耗和速度將是各家 Fab 的賣點。

傳統(tǒng)提高速度的方法就是集成，把多個芯片結合在一起減少芯片之間的互連電阻，同樣的道理，到了納米制程的互連越來越復雜，導致了互連的電阻以及電容將會成為處理器的主要殺手。所以如果要提高速度或運算頻率，就必須降低RC（Resistance - Capacitance）延遲，其中 R 主要來自金屬互連導線的電阻，而 C 主要來自金屬間介質電容。

一、氟硅玻璃

在傳統(tǒng)的微米制程時代，互連工藝使用的還是鋁和二氧化硅。當半導體進入0.18 μm制程節(jié)點，要想更快降低“電容” ，就要求材料的介電常數（k值）變得更小，因此二氧化硅（k值為3.9）注定要被其它低介電常數材料（Low k）所取代。

半導體行業(yè)首次對低介電常數材料的嘗試是考慮用硅倍半氧烷（SSQ） 取代二氧化硅。SSQ是一種有機硅，通常為八角籠幾何結構。從上表中可以看到，甲基SSQ和氫基SSQ的介電常數都比較低。在工藝上，SSQ比較適合用旋涂（Spin-on）方法來制備薄膜。不過SSQ 最終還是被人們排除在外，主要還是由于后續(xù)工藝整合難度拖了后腿（SSQ熱穩(wěn)定性太差、機械強度低）。研發(fā)人員考慮再三，在不改變現有工藝的前提下，最簡單的就是摻入“氟” 將二氧化硅變成氟硅玻璃（FSG），于是第一代低介電常數材料問世了。

a） 二氧化硅; (b） 硅倍半氧烷 （SSQ）;（c） 氟硅玻璃 （FSG）;（d） 碳摻雜氧化硅（SiCOH）

由于氟硅玻璃含有極化率較弱的硅氟（Si-F）鍵，因此介電常數可以降到3.2，這也符合當時的思路，通過引入極化率比較低的化學鍵來降低材料的介電常數。不過也正是由于硅氟鍵，氟硅玻璃在高溫下熱穩(wěn)定性并不好，同樣不利于后續(xù)的工藝整合。

二、碳摻雜氧化硅

當半導體進入90 nm制程節(jié)點，第二代低介電常數材料，即碳摻雜氧化硅（SiCOH）開始規(guī)模化應用。碳摻雜氧化硅是通過引入低極性硅碳（Si-C）鍵來實現低介電常數（k值為2.7~3.3）。思路還是過去的老思路，只不過對象材料變了。相比于硅氧（Si-O）鍵和硅氫（Si-H）鍵，硅碳鍵可以產生更大的空間體積和更低的極化率，因此碳摻雜氧化硅擁有更低的介電常數和更好的機械性能。相比于SSQ使用的旋涂工藝，碳摻雜氧化硅可以使用與二氧化硅或氟硅玻璃相同的沉積工藝，這點對于工藝整合來說還是非常友好的。

從上圖可以看到，DEMS（二乙氧基甲基硅烷）表現出優(yōu)于其他前驅體的性能指標（更低的介電常數和更高的硬度）。工藝上通常會以惰性氣體為載氣將烷基硅氧前驅體（如DEMS、3MS、TMCTS 等）與氧化劑（如氧氣、臭氧、 氧化亞氮）注入腔體，反應形成一層包含硅碳、硅氧和硅氫鍵的薄膜。在實際應用中，各種烷基硅氧前驅體分子中上述三種化學鍵與硅原子的摩爾比，最終會影響碳摻雜氧化硅薄膜的性能。對于工藝人員來說，選擇哪種前驅體沉積低介電常數薄膜，還是應該針對電學、力學、熱學、化學性能以及低成本做綜合考量。

這里講一個小故事：臺積電和聯電在0.13 μm制程節(jié)點還曾有過低介電常數材料的路線之爭。當年臺積電使用的是應用材料（AMAT）提供材料（SiCOH,k值約為2.9），使用化學氣相沉積方法制備薄膜。應材的碳摻雜氧化硅材料還有個商業(yè)名字叫作黑鉆石（Black Diamond）。

聯電使用的是陶氏化學（DOW）生產的一種旋涂介質（Spin On Dielectric,SOD）材料制備薄膜。該介質材料的商業(yè)名字叫作SiLK（結構至今保密，k值約為2.7）。對比介電常數，看似聯電稍勝一籌，實際上在RC延遲性能上大家并沒有太大差別。

不過當邁入90 nm 制程節(jié)點，介質材料的性能變得愈發(fā)重要。這個時候臺積電才告訴人們當初為什么選擇碳摻雜氧化硅，因為它制備的薄膜熱穩(wěn)定性和應力都得到了比較好的控制，而陶氏化學SiLK 制備的薄膜則很容易出現裂紋并且偶爾會剝落。

三、多孔超低介電常數材料

盡管第二代材料在后續(xù)工藝整合中具有出色的機械強度，但它的介電常數下限是2.7。為了突破該瓶頸，研發(fā)人員又有了新思路。通過在介質材料中引入孔隙來降低其介電常數，因為孔隙中會充滿空氣（k值為1）。當半導體制程工藝進入 45 nm，行業(yè)迫切需要介電常數低于 2.6 的介質材料，也就是超低介電常數材料（Ultra Low k，ULK）。

前面提到，進一步降低介電常數需要在材料中引入多孔（Porous），而這種多孔結構可以通過本構法或減法來獲得。簡單來說，本構多孔就是指在薄膜沉積過程中產生的孔隙，后期無需任何處理，孔隙結構取決于原始的沉積態(tài)排列。

而減法多孔則是從預制的薄膜中選擇性再去除部分材料。換句話說，就是在沉積過程中加入額外的致孔劑來產生孔隙。致孔劑會在后續(xù)的固化過程（使用熱處理或使用電子束或紫外線）中被去除。

多孔材料的孔徑對薄膜性能有著極其重要的影響。當孔徑過大時，在雙大馬士革工藝中沉積的其他薄膜（比如金屬阻擋層）很容易穿透層間介質層并破壞其介電性能。此外，大孔也會導致其機械硬度和應力變差，這將為后期工藝整合帶來困難。當孔徑變得太小時，孔隙將不足以有效降低介電常數?？傊?，減法多孔薄膜比本構薄膜具有更好的力學和電學性能，而本構薄膜保留了較高的碳含量，對抗等離子體誘導損傷（PID）能力會更出色一些。

當半導體制程工藝來到28 nm，多孔結構的超低介電常數材料（pULK）已成長為當仁不讓的主角。不過，pULK 薄膜的機械強度低、熱穩(wěn)定性和粘合強度差，多孔結構又容易捕獲其它化學物質，以上這些都大大增加了后端互連結構集成的復雜性。有人曾做過形象地比喻，pULK的工藝整合難度就相當于用海綿而不是混凝土來建造一面完美的防火墻。

四、工藝整合挑戰(zhàn)及展望

制備介電常數低于2.6的多孔薄膜相對容易，實際上真正的挑戰(zhàn)是，如何成功地將薄膜制備方法集成到芯片工藝中，這也是為什么需要對低介電常數材料持續(xù)進行改性。在此之前我們先了解下薄膜的制備方法。

在半導體制造中，低介電常數薄膜的兩種最常見制備方法是：旋涂和化學氣相沉積（CVD）。旋涂優(yōu)點是簡單、成本低，容易從分子聚合物工程學中受益。但缺點也非常明顯，它不是一種適合規(guī)?；a的方法。在雙大馬士革工藝中，由于許多不同材料層會相互疊加，選擇旋涂工藝需要跟各種CVD 腔室之間來回切換，這種工程設計會使生產變得極其復雜且昂貴。此外，旋涂的高溫熱退火將給后續(xù)工藝整合帶來麻煩。

相比之下，CVD（通常為 PECVD）作為介質薄膜沉積的傳統(tǒng)方法，往往是 Fab 的首選。首先，PECVD 制備的薄膜具有很好的保形性，間隙填充性能也不錯。其次，可以實現低于 20 nm 級別的薄膜厚度，從而提高布線密度。最后，很容易地適應規(guī)?；a，而無需對現有產線做過多修改。

不過，隨著第三代材料的規(guī)?；瘧茫鼈兯嬖诘牧W、熱學性能問題也為工藝整合帶來了許多新的挑戰(zhàn)。因此，在過去的幾十年里，人們對工藝整合過程進行了重新設計，以最大限度地保持 pULK 薄膜的介電性能。比如，通過在初始沉積階段應用氧等離子體以產生氧化狀態(tài)來改善粘附力，后續(xù)研發(fā)了包括增加碳含量、氨等離子體表面處理和致孔后等離子體保護處理等方法，以最大限度地減少工藝相關的等離子體誘導損傷。

相信在不久的將來，隨著介質薄膜尺寸將不斷縮小，甚至到幾納米，并且相關材料的電學、力學和熱學性能的要求將越來越高，迫切需要新型的有機-無機納米復合材料、3D 多孔材料以及相應的工程改進方法，為下一代 IC 封裝鋪平道路。