本文編撰：KoenNoldus，流程與平臺(tái)架構(gòu)師

本文重點(diǎn)介紹了安森美（onsemi）Treo平臺(tái)的模擬性能。引入了PPA三角形概念來(lái)比較不同工藝技術(shù)之間的模擬關(guān)鍵指標(biāo)?？傮w而言，本文將展示基于65nm BCD工藝技術(shù)的安森美 Treo平臺(tái)，在模擬、混合信號(hào)及高壓BCD解決方案領(lǐng)域具有強(qiáng)大的競(jìng)爭(zhēng)力。

PPA 三角形

功耗、性能和面積（Power、Performance、Area，PPA）是表征晶圓工藝技術(shù)能力的三個(gè)關(guān)鍵指標(biāo)：

功耗是指集成電路消耗的功率。它由供電電壓和電流消耗決定。

性能指的是電路的帶寬或工作頻率。性能也可以指精度或分辨率，或者高壓器件的導(dǎo)通電阻。

面積是指集成電路占用的硅片面積。

采用特定工藝技術(shù)設(shè)計(jì)電路的競(jìng)爭(zhēng)力體現(xiàn)在低功耗、高性能（或最小分辨率，以 mV/LSB 表示）和小硅片面積這幾個(gè)特征。在電路設(shè)計(jì)過(guò)程中，這三個(gè)變量構(gòu)成了一個(gè)基本的權(quán)衡關(guān)系。例如，當(dāng)性能提高時(shí)，可能會(huì)以增加功耗和晶粒尺寸為代價(jià)，或者當(dāng)晶粒尺寸減小時(shí)，可能會(huì)導(dǎo)致性能降低。根據(jù)不同的電路，存在不同的權(quán)衡，從而導(dǎo)致不同的電路優(yōu)化結(jié)果。

不同技術(shù)節(jié)點(diǎn)之間，其工藝技術(shù)的功耗、性能和面積特性及其最優(yōu)組合也各不相同。在較小的工藝節(jié)點(diǎn)上設(shè)計(jì)的電路通常能夠?qū)崿F(xiàn)更優(yōu)的總體PPA得分，即在更小的面積和更低的功耗下實(shí)現(xiàn)更高的性能。

傳統(tǒng)上，PPA的評(píng)估指標(biāo)由以下方程表示：

隨著性能的提高，面積和功耗的降低，PPA 的總得分也越高。

另一種以直觀方式表示各代技術(shù)之間相互的方法是三角形（2D）或金字塔（3D）。在圖 1 中，整體性能用 3 個(gè)坐標(biāo)軸來(lái)表示。

圖1. PPA三角形作為工藝技術(shù)評(píng)估指標(biāo)示意圖

一個(gè)軸代表分辨率，其中理想電路指盡可能高的分辨率（零分辨率對(duì)應(yīng)于無(wú)限精確的系統(tǒng)）。第二個(gè)軸代表硅片面積，其中理想電路以無(wú)限小的面積提供相應(yīng)功能。第三個(gè)軸代表功耗，其中理想電路以無(wú)限小的功耗實(shí)現(xiàn)相應(yīng)功能。然而，在現(xiàn)實(shí)中，每個(gè)電路都需要一定的硅片面積和功耗，并且實(shí)現(xiàn)大于零的有限分辨率。

如圖 1 中的三維圖所示，由原點(diǎn)和 PPA 三角形定義的金字塔體積表示工藝技術(shù)的競(jìng)爭(zhēng)力。在比較不同電路和技術(shù)節(jié)點(diǎn)之間的 PPA 時(shí)，PPA 三角形的頂點(diǎn)越靠近中心，電路的 PPA 分?jǐn)?shù)就越高。終極工藝技術(shù)具有無(wú)限小的功耗、硅片面積和無(wú)限精確的分辨率。

在這種表示方法中，整體性能由金字塔的體積決定：

金字塔圖是估算實(shí)現(xiàn)特定性能所需資源數(shù)量的直觀方法。

PPA作為BCD65的評(píng)估指標(biāo)

本文采用 PPA 作為評(píng)估指標(biāo)，對(duì)安森美 Treo 平臺(tái)，采用65 nm BCD 工藝技術(shù)（BCD65 - 2.5 V）和以前的工藝節(jié)點(diǎn)（180 nm - 3.3 V / 5 V）進(jìn)行了比較。通過(guò)比較技術(shù)參數(shù)和特性，闡明了所選工藝技術(shù)對(duì)功耗、性能和面積的影響，并討論了 BCD65 相較于之前工藝節(jié)點(diǎn)的改進(jìn)之處。已經(jīng)使用BCD65設(shè)計(jì)或從180nm工藝遷移到65nm工藝的模擬IP，為PPA得分的提高提供了真實(shí)可靠的證據(jù)。本文還討論并比較了實(shí)際電路示例。

安森美Treo平臺(tái)還提供工作電壓范圍在5V - 90V的高壓器件。低Rsp（比導(dǎo)通電阻，單位為mΩ*mm2）的DMOS器件可以與65nm 低壓模擬和數(shù)字電路在同一晶粒上集成。這種結(jié)合了低、中、高壓能力的特點(diǎn)，在65nm BCD技術(shù)中是非常獨(dú)特的。

本文以 PPA 作為評(píng)價(jià)指標(biāo)，表明從 180 nm - 3.3 V / 5 V 遷移到 65 nm - 2.5 V，模擬電路平均至少達(dá)到了5倍的整體改進(jìn)。基于此，安森美在 BCD 應(yīng)用領(lǐng)域處于領(lǐng)先地位，實(shí)現(xiàn)了功耗、性能和面積的完美結(jié)合。

以下各節(jié)將分別闡述這三項(xiàng)關(guān)鍵指標(biāo)。

功耗

工藝改進(jìn)包括柵極氧化層厚度的縮小。更薄的柵極氧化層需要更低的工作電壓。對(duì)于 BCD65，典型的模擬低壓電源為 2.5 V，而在較早的 BCD 技術(shù)節(jié)點(diǎn)（如 110 nm / 130 nm 或 160 nm / 180 nm）中通常使用 3.3 V 或 5 V。這種低壓電源意味著電路功耗可降低 25% 至 50%（電流消耗相同），這已經(jīng)是提高 PPA 分?jǐn)?shù)的一個(gè)重要因素。由于晶體管閾值電壓 (VTH) 通常也會(huì)降低，因此以前的電路拓?fù)浣Y(jié)構(gòu)不一定需要改變，一般仍可重復(fù)使用。

在65nm 節(jié)點(diǎn)上，模擬電路的電流消耗通常也較低，但性能卻相差無(wú)幾。在保持相同帶寬和增益的情況下，可以使用更低的偏置電流：相對(duì)寄生電容顯著減少，在更低的電流下可以獲得相同的跨導(dǎo)。這一點(diǎn)通過(guò)將IP從180nm –3.3V遷移到65nm –2.5V，并在相同性能水平上得到驗(yàn)證。

數(shù)字電路的標(biāo)稱電壓為 2.5 V（厚柵極工藝）或 1.2 V（薄柵極工藝）。在 180 nm 節(jié)點(diǎn)上，標(biāo)稱電壓分別為 3.3 V 和 1.8 V。下式表明，當(dāng) W、L、tox和 Vdd縮減時(shí)，數(shù)字功耗可以大大降低。(注意，調(diào)節(jié)tox具有相反的效果，但可通過(guò)調(diào)節(jié)尺寸和供電電壓得到補(bǔ)償）。特別是在 1.2 V 工藝流程中，Wmin和 Lmin顯著縮小。因此，工作頻率也有提高的空間。

硅片面積

從 180 nm 節(jié)點(diǎn)遷移到 65 nm 節(jié)點(diǎn)，每個(gè)功能（模擬、數(shù)字、高壓電源）的硅片面積都有顯著縮減。

對(duì)于模擬低壓電路，這一點(diǎn)通過(guò)將一組通用電路遷移到BCD65（厚柵極氧化層工藝）并保持相似性能來(lái)證明。為了使比較有效，使用了相同數(shù)量的金屬層和相同的標(biāo)準(zhǔn)器件集。結(jié)果是采用BCD65的模擬低壓電路的面積減少了大約50%。

圖2展示了180nm-3.3V與BCD65-2.5V比較器電路之間存在45%的尺寸差距。

圖 2. 不同工藝節(jié)點(diǎn)間比較器電路的布局尺寸變化

這種在相似精度下的模擬（及混合信號(hào)）低壓電路尺寸縮小不僅能降低晶粒成本，還允許在一個(gè)更小的封裝尺寸中集成更多功能。之所以能實(shí)現(xiàn)這些模擬和混合信號(hào)電路尺寸縮小，主要得益于以下因素：

在半導(dǎo)體工藝中，較小的工藝節(jié)點(diǎn)通常能改善晶體管閾值電壓（Vth）的匹配。因此，與工藝相關(guān)的失配系數(shù)會(huì)降低。根據(jù)Pelgrom定律，在失配程度相同的情況下，匹配晶體管的柵極面積會(huì)減小。對(duì) 180 nm - 5 V 工藝和 65 nm BCD - 2.5 V 工藝的閾值電壓失配系數(shù)進(jìn)行比較后發(fā)現(xiàn)，匹配晶體管結(jié)構(gòu)的柵極面積至少縮小了兩倍。而在180 nm -3.3V與65 nm-2.5 V之間，改善程度較為有限。

BCD65標(biāo)準(zhǔn)多晶硅電阻相比于安森美采用180 nm BCD技術(shù)的標(biāo)準(zhǔn)多晶硅電阻和高電阻多晶硅電阻，具有更低的失配系數(shù)。加之單元間的間距更小，匹配電阻陣列的面積減少了超過(guò)40%。

與安森美的180 nm BCD技術(shù)相比，Poly-Nwell電容在相同絕對(duì)值下具有更小的面積。這是由于BCD65技術(shù)（厚柵極工藝）中，柵極氧化層電容密度與氧化層厚度成反比，其電容密度高出30%。

除了多晶硅面積縮小之外，BCD65設(shè)計(jì)規(guī)則允許器件之間的間距更小，從而進(jìn)一步提高了器件密度。晶體管的源極、漏極和柵極連接所占用的面積更小，觸點(diǎn)面積幾乎縮小了6倍。

雙極型晶體管體積更小，并且表現(xiàn)出優(yōu)異的匹配性。

BCD65 可顯著減少器件互連和信號(hào)布線所占面積。后端設(shè)計(jì)規(guī)則允許更小的間距（更小的金屬線寬和間距）以及更?。ń?7 倍）的過(guò)孔。這并不一定會(huì)導(dǎo)致互連阻抗的增加：BCD65的金屬層采用的是銅鑲嵌工藝，其電阻比鋁低35%。布線距離通常更短。

BCD65 提供了一種錐形金屬化結(jié)構(gòu)，使得在較低的金屬層中可以實(shí)現(xiàn)窄且高密度的互連線路，而在較高的金屬層中則逐漸變寬變厚，以支持大電流能力、電源布線和功率傳輸。此外，布線密度僅受限于在較高電壓下某些線間間距規(guī)則。

與 180 nm - 5 V 技術(shù)相比，另一個(gè)顯著的區(qū)別是器件隔離（BCD65 低壓電路采用結(jié)隔離）所占用的面積。

數(shù)字庫(kù)提供了更小的數(shù)字標(biāo)準(zhǔn)單元，從而實(shí)現(xiàn)了數(shù)字電路尺寸的顯著縮小。這使得數(shù)字柵極密度提高了 3 倍（與厚柵極氧化層工藝相比）和 6 倍（與薄柵極氧化層工藝相比）。在集成電路中可以輕松添加更多的數(shù)字功能。

靜電放電（ESD）保護(hù)只會(huì)輕微的減少尺寸，因?yàn)槠涑叽缰饕伤璩惺艿哪芰繘Q定。

在 BCD65 中，高壓器件的 Rsp 值顯著提高。與安森美之前的 BCD 技術(shù)相比，45 V DMOS 器件的 Rsp 值提高了 40%。

所有這些因素的結(jié)合，就會(huì)在產(chǎn)品層面產(chǎn)生顯著尺寸縮小。這一點(diǎn)通過(guò)將產(chǎn)品從180 nm BCD節(jié)點(diǎn)遷移到安森美的Treo平臺(tái)上的65 nm BCD節(jié)點(diǎn)得到了證明。

性能

前幾節(jié)詳細(xì)介紹了 BCD65 在電路性能與安森美之前的 180 nm BCD 節(jié)點(diǎn)類似的情況下，降低功耗和減少硅片面積的情況。反之亦然，在相同的功耗和面積下，基于安森美Treo 平臺(tái)開(kāi)發(fā)的電路在精度和帶寬方面表現(xiàn)更佳。

更匹配的晶體管、電阻和雙極型晶體管可轉(zhuǎn)化為更高的精度。對(duì)于相同的電流消耗，電路可以在更高的增益帶寬乘積下工作。錐形金屬化結(jié)構(gòu)在最低層的銅金屬層上采用窄跡線，并結(jié)合更短的布線距離，減少了互連寄生效應(yīng)，這對(duì)高帶寬電路同樣有益。

由于寄生耦合和串?dāng)_噪聲較低，金屬疊層下部的低 K（低介電常數(shù)）材料可實(shí)現(xiàn)高速運(yùn)行。無(wú)論如何，低 K 材料都是持續(xù)改進(jìn)工藝技術(shù)和高速運(yùn)行所必需的。等式 1 中已經(jīng)顯示了提高數(shù)字電路時(shí)鐘速度的潛力，這有助于性能的提升。

通過(guò)在1.2V薄柵極工藝流程中使用BCD65雙柵極選項(xiàng)進(jìn)行模擬設(shè)計(jì)，可以獲得另一個(gè)重要的帶寬提升。在薄柵極工藝流程中，晶體管的匹配度再次得到改善。1.2 V 下的模擬設(shè)計(jì)對(duì)于直接連接數(shù)字信號(hào)的模塊（如 A/D 和 D/A 轉(zhuǎn)換器或比較器）尤為重要。在更高頻率下運(yùn)行可使模數(shù)轉(zhuǎn)換器 (ADC) 以更高的采樣率進(jìn)行時(shí)鐘運(yùn)算，從而實(shí)現(xiàn)多輸入通道的多路復(fù)用或達(dá)到更高的過(guò)采樣率 (OSR)，從而獲得更高的分辨率。

在相同的硅片面積內(nèi)集成了更多功能和更先進(jìn)的電路。數(shù)字電路尺寸顯著縮小，可輕松增加包括MCU在內(nèi)的數(shù)字功能。數(shù)字功能可用于增強(qiáng)模擬電路性能，并對(duì)模擬電路不完善之處進(jìn)行修正。

BCD65中的PPA得分整體提升

前文解釋了為什么 Treo平臺(tái) 65 nm BCD技術(shù)在功耗、性能和面積方面優(yōu)于 180 nm - 3.3 V / 5 V 技術(shù)。列舉了許多關(guān)于不同影響因素的定性說(shuō)明。本節(jié)將根據(jù)實(shí)際電路示例說(shuō)明 PPA 的具體改進(jìn)。

示例 1

此運(yùn)算放大器的設(shè)計(jì)已從安森美的 180 nm - 3.3 V BCD 技術(shù)遷移到 BCD65技術(shù)。該拓?fù)浣Y(jié)構(gòu)是一種廣泛使用的兩級(jí)放大器，稱為米勒運(yùn)算放大器。遷移后的電路在偏移、帶寬、相對(duì)輸入共模范圍等方面具有相同性能。實(shí)際制造后的電路特性分析表明，與采用3.3 V 電壓供電的原電路相比，遷移后的電路電流消耗減少了40%（采用2.5 V 電壓供電）。原始設(shè)計(jì)和遷移后設(shè)計(jì)的布局如圖 3 所示（兩個(gè)電路布局的比例相同）。

圖 3. 運(yùn)算放大器的布局比較

下表匯總了關(guān)鍵指標(biāo)和整體PPA的比較：

對(duì)于這個(gè)運(yùn)算放大器設(shè)計(jì)，采用 65 nm工藝技術(shù)可將整體 PPA 得分提高 5.1倍 。圖 4 所示電路的 PPA 三角形是顯示改進(jìn)的另一種方法。綠色部分代表 180 nm - 3.3 V 設(shè)計(jì)，橙色部分代表 BCD65 設(shè)計(jì)，其性能相同，但功耗和硅片面積得到改善。

圖 4. 運(yùn)算放大器的 PPA 三角形

180 nm- 3.3 V（綠色）和 65 nm- 2.5 V（橙色）

示例 2

比較器設(shè)計(jì)已從安森美的 180 nm - 5 V BCD 技術(shù)遷移到 BCD65技術(shù)，在偏移、傳輸延遲和相對(duì)輸入共模范圍方面具有相同的性能。實(shí)際制造后的電路特性分析表明，與采用5V 電壓供電的原電路相比，遷移后的電路電流消耗減少了31%（采用2.5 V 電壓供電）。兩種版本的布局面積如圖 5 所示（兩種電路布局的比例相同）。

圖 5. 180 nm和 65 nm比較器電路布局圖

表 2：示例電路 2 的 PPA 比較

對(duì)于該比較器電路，改用 BCD65 可將整體 PPA 得分提高 7.6 倍。圖 6 所示電路的 PPA 三角形是顯示改進(jìn)的另一種方法。同樣，綠色部分代表 180 nm - 5 V 設(shè)計(jì)，橙色部分代表 BCD65 設(shè)計(jì)，性能相同，但功耗和硅片面積得到改善。

圖 6. 比較器電路設(shè)計(jì)的 PPA 三角形

180 nm- 5 V（綠色）和 65 nm- 2.5 V（橙色）

根據(jù)電路類型的不同，可達(dá)到的整體 PPA 改進(jìn)得分也不同。一些設(shè)計(jì)比其他設(shè)計(jì)更難縮小尺寸，或者一些設(shè)計(jì)僅在硅片面積或電流消耗方面顯示出有限的優(yōu)化。但平均而言，從 180 nm - 3.3 V 遷移到 BCD65技術(shù)，整體 PPA 得分可提高 5 倍以上。從 180 nm - 5 V 升級(jí)到 BCD65 時(shí)，改進(jìn)幅度更大，因?yàn)榻档透嗟墓╇婋妷簬?lái)了更多的好處。

結(jié)語(yǔ)

本文描述了三個(gè)關(guān)鍵指標(biāo)——功耗、性能和面積，它們之間存在的權(quán)衡關(guān)系，以及如何使用PPA作為衡量標(biāo)準(zhǔn)來(lái)比較不同工藝技術(shù)下的模擬性能。以PPA作為評(píng)價(jià)指標(biāo)，顯示了從180 nm-3.3V /5 V BCD技術(shù)遷移到安森美 Treo平臺(tái)，至少實(shí)現(xiàn)了平均5倍的整體改進(jìn)。加上高壓器件，密集的模擬低壓和數(shù)字電路，使得安森美Treo平臺(tái)在BCD應(yīng)用中具有強(qiáng)大的競(jìng)爭(zhēng)力。

安森美Treo平臺(tái)在PPA方面的改進(jìn)不僅限于理論層面，還得到了已經(jīng)完成遷移及制造的模擬IP實(shí)踐驗(yàn)證。工藝的改進(jìn)允許更高的集成密度，在更小的尺寸內(nèi)能夠集成更多功能，這對(duì)于現(xiàn)代高性能模擬和BCD應(yīng)用至關(guān)重要。

總體而言，通過(guò)向市場(chǎng)推出性能卓越、功耗更低、硅片面積更小的產(chǎn)品，安森美 Treo 平臺(tái)使安森美在模擬、混合信號(hào)和高壓解決方案領(lǐng)域處于領(lǐng)先地位，成為先進(jìn)模擬電路設(shè)計(jì)極具競(jìng)爭(zhēng)力的選擇。