在技術(shù)推動下，半導(dǎo)體領(lǐng)域不斷突破界限，實(shí)現(xiàn)人工智能（AI）、高性能計(jì)算（HPC）、5G/6G、自動駕駛、物聯(lián)網(wǎng)（IoT）等領(lǐng)域的變革性應(yīng)用。

AI Server ASP比General Server高很多,2022~2027年AI服務(wù)器單元復(fù)合年增長率為73%，收入復(fù)合年增長率為39%.

技術(shù)進(jìn)步引發(fā)人工智能爆炸式增長,更多的計(jì)算，更高的內(nèi)存帶寬，更大規(guī)模的異構(gòu)集成。

先進(jìn)的邏輯和封裝技術(shù)為人工智能加速器做出了關(guān)鍵貢獻(xiàn)，性能、內(nèi)存帶寬和電源效率都不斷提升。

NVIDIA從V100升級到Blackwell，TSMC制程從N12到N4P，都是基于CoWoS封裝平臺，晶體管數(shù)量翻了近10倍，存儲帶寬容量翻了5倍，TFLOPS/W也越來越大。

先進(jìn)的邏輯和封裝技術(shù)在交換機(jī)產(chǎn)品做出了關(guān)鍵貢獻(xiàn)，SerDes性能、網(wǎng)絡(luò)帶寬和功耗方面不斷提升。

AI數(shù)據(jù)中心需要強(qiáng)大后端數(shù)據(jù)流來支持繁重并行GPU通信，需要更快數(shù)據(jù)速率和更低功耗的交換機(jī)解決方案。

Broadcom交換機(jī)容量已經(jīng)發(fā)展到51.2T，基于N5的BCM78900的serdes雙向速率達(dá)到512*106G PAM4，雖然整體功耗為450W，但能耗0.88W/100G是降低的。

邏輯技術(shù)繼續(xù)穩(wěn)步發(fā)展，節(jié)點(diǎn)的減少意義重大，可以提高密度和能源效率。例如，7nm到5nm，可以增加1.83倍的邏輯密度和13%速率，同時能耗減少21%。如果進(jìn)一步的，5nm到3nm，可以再次增加1.57倍的邏輯密度和11%速率，同時減少30% 能耗。

可以預(yù)見，如果把制程進(jìn)一步減少，能獲得更大收益。7nm到3nm仍是基于FinFET。今天，業(yè)界繼續(xù)通過在3/2nm節(jié)點(diǎn)過渡到納米片場效應(yīng)晶體管（NSFET）器件來縮放晶體管尺寸。為了最大限度地利用器件架構(gòu)和光刻技術(shù)的進(jìn)步，DTCO至關(guān)重要，DTCO不僅推動邏輯技術(shù)的性能、功率和面積（PPA），而且還被擴(kuò)展到優(yōu)化系統(tǒng)級的性能和功率。

隨著FinFET技術(shù)和納米片架構(gòu)的引入，互補(bǔ)場效應(yīng)晶體管（CET）架構(gòu)已經(jīng)成為未來邏輯縮放的主要競爭者。雖然垂直堆疊的FET預(yù)計(jì)會增加工藝復(fù)雜性和制造成本，但它提供顯著的密度優(yōu)勢，與傳統(tǒng)CMOS結(jié)構(gòu)相比，在相同柵極間距上，大約高1.5到2倍。

下圖展示最先進(jìn)的CFET逆變器，具有業(yè)界領(lǐng)先的48nm柵極間距，強(qiáng)大的電壓轉(zhuǎn)移特性（VTC）響應(yīng)VDD高達(dá)1.2 V。這標(biāo)志著單片CFET技術(shù)的開創(chuàng)性突破，為推動未來邏輯技術(shù)擴(kuò)展的工藝架構(gòu)奠定基礎(chǔ)。

除了CEFET之外，對更高性能和更節(jié)能的邏輯技術(shù)的持續(xù)追求需要加速尋找超越硅基材料的通道材料。例如對于碳納米管來說，通過特定的摻雜技術(shù)可以實(shí)現(xiàn)與PMOS相當(dāng)?shù)腘MOS性能，增強(qiáng)其高電流密度能力。

互聯(lián)創(chuàng)新是技術(shù)進(jìn)步的另一個關(guān)鍵領(lǐng)域。下圖突出顯示該行業(yè)正在進(jìn)行的幾個新開發(fā)。通過使用低電阻材料和先進(jìn)界面工程，MOL電阻降低了40%。正在探索一種新的二維材料，作為銅互連的優(yōu)越替代品，這種材料在厚度減小的情況下，薄膜電阻率比銅低，提高整體性能。

另一個關(guān)鍵技術(shù)是BEOL工藝和背面功率傳輸。

下圖展示最先進(jìn)的2nm技術(shù)的橫截面，該技術(shù)具有納米片器件和背面功率傳輸。在晶圓的正面，納米片器件通過結(jié)構(gòu)和DTCO創(chuàng)新提供出色的功率效率。BEOL工藝和材料的創(chuàng)新有助于將RC延遲減少10%，邏輯密度增加3%至4%。在晶圓的背面，直接與器件接觸可以保持柵極密度并保持器件寬度的靈活性。背面金屬化增強(qiáng)功率傳輸，通過將前端路由專用于信號路徑來提高芯片密度和性能。

為了釋放異構(gòu)集成的力量并將系統(tǒng)級性能提高十倍以上，3D堆疊和2.5D先進(jìn)封裝技術(shù)已經(jīng)相繼引入。TSMC提供CoWos先進(jìn)2.5D封裝以及SOIC的3D芯片堆疊技術(shù)，以適應(yīng)不同客戶需求。

先進(jìn)的硅堆疊和封裝技術(shù)，包括SoIC， InFO和CoWoS，繼續(xù)積極地縮小芯片到芯片的互連間距，提供將3D互連密度再提高六個數(shù)量級的潛力，這些高級集成功能可提高數(shù)據(jù)傳輸速率、減少延遲、優(yōu)化功耗并提高計(jì)算系統(tǒng)的整體性能。

3D堆疊技術(shù)提供一個新的維度，可以幫助密度和能效縮放。首款基于3D堆疊技術(shù)的用于數(shù)據(jù)中心的CPU于2022年發(fā)布，AI GPU于2023年發(fā)布。未來TSMC基于SOIC-X技術(shù)，可將間距減少到3um，將D2D互聯(lián)達(dá)到100 million量級。

2.5D技術(shù)范圍正在迅速擴(kuò)大，以滿足未來人工智能計(jì)算的集成需求。

光收發(fā)器對于未來的人工智能系統(tǒng)至關(guān)重要，可以實(shí)現(xiàn)芯片之間高速、低能耗和可靠的數(shù)據(jù)傳輸。硅光為系統(tǒng)技術(shù)改變新的傳輸方式。緊湊型通用光子引擎（COUPE）技術(shù)采用創(chuàng)新的SoIC-X工藝無縫堆疊電子和光子芯片，顯著降低功耗和延遲。OE （Optical Engine）通過垂直堆疊，封裝密度高，在電路板、封裝和中介層相比在外形尺寸和功耗降低方面提供實(shí)質(zhì)性好處.

為簡化不同封裝結(jié)構(gòu)和配置的3D IC設(shè)計(jì)，需要創(chuàng)建一個可以提供異構(gòu)集成所需的全面覆蓋的技術(shù)平臺。該平臺包括先進(jìn)邏輯技術(shù)，堆疊SoIC技術(shù)，集成嵌入式組件，連接到計(jì)算芯片和高性能存儲器的RDL中間體，以及硅光引擎，以提供足夠的I/O帶寬以滿足計(jì)算需求。

硅光技術(shù)將無源和有源光子器件集成到單個芯片中，包括光柵耦合器、調(diào)制器、波導(dǎo)和鍺（Ge）光電二極管等組件，但激光源除外。TSMC的硅光利用先進(jìn)的12英寸工藝技術(shù)，提供卓越的工藝能力和可控性。為客戶能夠設(shè)計(jì)單芯片光學(xué)引擎（OE）。

總之，在人工智能的推動下，到2030年半導(dǎo)體產(chǎn)業(yè)規(guī)模將達(dá)到1萬億美元，人工智能對數(shù)據(jù)中心、邊緣設(shè)備、汽車和物聯(lián)網(wǎng)產(chǎn)品具有變革性影響。邏輯、內(nèi)存和封裝技術(shù)的進(jìn)步，為滿足人工智能驅(qū)動的需求，繪制一條持續(xù)密度和能效擴(kuò)展的道路。

參考文獻(xiàn)

【1】SemiconductorIndustry Outlook and New Technology Frontiers Yuh-Jier Mii Taiwan SemiconductorManufacturing Company, Hsinchu, Taiwan. Contact email: yjmii@tsmc.com